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J-GLOBAL ID：201702243139158522   整理番号：17A1729815

14ビット,1ps分解能130nm CMOS技術における段リングと2次元バーニアTDC【Powered by NICT】

A 14-Bit, 1-ps resolution, two-step ring and 2D Vernier TDC in 130nm CMOS technology

著者 (2件)： Wang Hechen (Dept. of Electrical and Computer Eng., Auburn University, Auburn, AL 36849) ,  Dai Fa Foster (Dept. of Electrical and Computer Eng., Auburn University, Auburn, AL 36849)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ESSCIRC  ページ： 143-146  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,大きな検出範囲と高分解能を持つ時間デジタル(TDC)設計を提示した,リングTDCを組み合わせた2次元(2D)バーニアTDCを用いた。検出可能な範囲は環構造を持つ14ビットに大きく増加した。1ps分解能は2次元Vernierアーキテクチャを達成した。2~次ΔΣ変調器(SDM)と2D螺旋アービタアレイを利用して,本提案のTDCは2Dアレイトポロジーに関連したディジタル制御遅延セルと固有アービタ線折畳み誤差によって導入された量子化誤差を大幅に削減した。測定された最大のDNL/INLはΔΣ線形化による0.41/0.79psであった。130nm CMOS技術で製作したプロトタイプTDCチップは10MS/sの変換率を達成し,2.4mWの電力を消費する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *分解能 ,  *CMOS ,  *二次元 ,  電力 ,  折畳み ,  ディジタル方式 ,  高分解能 ,  環状構造 ,  プロトタイプ ,  ディジタル制御 ,  量子化誤差 ,  計算機アーキテクチャ
準シソーラス用語： 線形化 ,  アービタ ,  ΔΣ変調器 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： 分解能 ,  CMOS技術 ,  2次元 ,  TDC