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J-GLOBAL ID：201702243524882199   整理番号：17A1350037

低電力応用のためのユニークなロバスト故障耐性のDラッチ【Powered by NICT】

Unique robust fault resistant D-latch for low power applications

著者 (2件)： Singar Sumitra (Department of ECE, Mody University of Science & Technology, Laxmangarh, Sikar, Rajasthan, India) ,  Ghosh P.K. (Department of ECE, Mody University of Science & Technology, Laxmangarh, Sikar, Rajasthan, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： Comptelix  ページ： 16-20  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現在,新しいディジタルVLSI回路の利用は指数関数的に増加した。このような回路の設計における最近の傾向は,ノードキャパシタンスと電力供給要求を減少した。この事実のために,過渡故障に大きな感受性をナノ領域ディジタルCMOS設計で増加した。低電力応用のための新しいロバストな故障耐性Dラッチを構築した。CMOS技術におけるC素子回路の代わりに1P 2Nと2P 1N三トランジスタ回路を用いたラッチを設計した。提案した研究では,新しい回路設計は過渡故障,回路からの入力節に現れたデータ情報を格納守られている。提案した新しいラッチは,電力消費の減少の観点から改善を獲得し,通常の参照ラッチ設計と比較して電力遅延積を減少させた。1V電源電圧とシステムクロック周波数を用いたSPICEによるシミュレーション提示した新しいラッチは500MHzまで固定した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *フォールトトレランス ,  回路設計 ,  電力供給 ,  ディジタル方式 ,  電力消費 ,  *電力応用 ,  *ロバスト性 ,  CMOS
準シソーラス用語： クロック周波数 ,  電源電圧 ,  電力遅延積 ,  トランジスタ回路 ,  CMOS技術 ,  過渡故障 ,  VLSI回路 , 【Automatic Indexing@JST】

分類 (4件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B) ,  集積回路一般  (NC03161C) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (4件)： 低電力 ,  応用 ,  ロバスト ,  故障耐性