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J-GLOBAL ID：201702243651310940   整理番号：17A1254816

集積FPGAを用いたIntel(R)Xeon(R)プロセッサを用いた二値ニューラルネットワークの細粒加速【Powered by NICT】

Fine-Grained Acceleration of Binary Neural Networks Using Intel(R) Xeon(R) Processor with Integrated FPGA

著者 (5件)： Colangelo Philip ,  Huang Randy ,  Luebbers Enno ,  Margala Martin ,  Nealis Kevin
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： FCCM  ページ： 135  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： imageclassificationに対する重みネットワーク(BWN)をしなかった二成分はlittleto精度損失と蓄積に多重addsから畳込みニューラルネット(CNN)の計算を低下させた。FPGAのようなハードウェアアーキテクチャは0と1efficientlythroughカスタマイズ可能な論理として表現された量を発現するtheirabilityのためBWN計算の利点を完全にcantake。本論文では,二値重み付きネットワークを加速するintegratedFPGAとIntel(R)のXeon(R)プロセッサ上でanimplementationを提示した。CNNを促進に用いるロバストなフレームワークをCaffe toprovideとinterfaceIntelの加速器抽象化層(AAL)。Broadwell Xeon(R)プロセッサとArria10FPGA間の低遅延迅速経路相互接続(QPI)を利用して,著者らはのネットワーク特異的部分の細粒offloadsを行うことができる。実験におけるthecomputationの大部分を構成する畳込み層のために,FPGA forfaster実行におけるカスタマイズされた二成分ハードウエアに特徴andweightデータをオフロード。概念設計の初期証明は,いくつかの層と1.3xoverallによる2xによりスループットをcanimprove,XeonプロセッサとFPGAの両方を用いてthatbyを示し少量FPGAコア論理のみを利用した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 加速器 ,  *ネットワーク ,  概念設計 ,  カスタム化 ,  *FPGA ,  相互接続 ,  多重化 ,  スループット ,  *演算プロセッサ ,  畳込み ,  小規模 ,  ロバスト性 ,  *ニューラルネットワーク ,  計算機アーキテクチャ
準シソーラス用語： 重み付きネットワーク , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y) ,  ニューロコンピュータ  (JC06010Q)

タイトルに関連する用語 (7件)： 集積 ,  FPGA ,  プロセッサ ,  二値 ,  ニューラルネットワーク ,  細粒 ,  加速