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J-GLOBAL ID：201702244696764992   整理番号：17A1570096

VLSI Mihalas Nieburニューロンの低電力,低不整合,高密度アレイ【Powered by NICT】

Low-power, low-mismatch, highly-dense array of VLSI Mihalas-Niebur neurons

著者 (6件)： Molin Jamal Lottier (Department of Electrical and Computer Engineering, Johns Hopkins University, Baltimore, Maryland 21218) ,  Eisape Adebayo (Department of Electrical and Computer Engineering, Johns Hopkins University, Baltimore, Maryland 21218) ,  Thakur Chetan Singh (Department of Electrical and Computer Engineering, Johns Hopkins University, Baltimore, Maryland 21218) ,  Varghese Vigil (Centre of Excellence in IC Design (VIRTUS), Nanyang Technological University, Singapore 639798) ,  Brandli Christian (Insightness AG, Zurich, Switzerland 8005) ,  Etienne-Cummings Ralph (Department of Electrical and Computer Engineering, Johns Hopkins University, Baltimore, Maryland 21218)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電力,不整合,および高密度のための最適化された0.5μm CMOS技術で実現した動的再構成可能なシナプスを持つMihalas Nieburニューロンのアレイを示した。ニューラルアレイは,二つの操作モードを持っている:一つはアレイ中の個々の細胞は,独立したleaky integrate-and-fireニューロンとして動作し,二番目はMihalas-Nieburニューロン動力学をモデル化するために一緒に働く二細胞である。操作モードに依存して,この実装は,3mmχ3mm面積内の2040Mihalas Nieburニューロンまたは4080I&Fニューロンから構成されている。各I&Fニューロン細胞は1495μm2の面積を消費し,ニューラルアレイは5.0V電源(SPICEシミュレーションから推定した1.0Vで~14PJ)で測定されたエネルギー当たりシナプスイベントの360PJを消費する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： CMOS ,  モデリング ,  *不整合 ,  *超LSI ,  シミュレーション ,  シナプス ,  *ニューロン ,  最適化 ,  運転モード
準シソーラス用語： 動的再構成 ,  *高密度 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 脳・神経系モデル  (EL02050C)

タイトルに関連する用語 (5件)： VLSI ,  ニューロン ,  低電力 ,  不整合 ,  アレイ