抄録/ポイント:
抄録/ポイント
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FPGAの速度と容量の増加が完全にそれを利用する効果的な設計ツールの開発よりも速く,ネットのルーティングは,FPGA設計フローの最も時間のかかる段階の一つとして残されている。の既存の研究は,並列化を通した加速ルーティングの方法を提案してきたが,それらは,それらが標的とするシステムのメモリアーキテクチャにより制限されている。本論文では,既存の研究の限界に対処するためにParaDiMeと呼ばれる分散メモリ型並列FPGAルータを提案した。ParaDiMeは投機的ネットを並列に経路と収束を達成するために活性過程の数を減少させる必要性を検出した。さらに,シンクへの経路は,スペース効率の良い方法にコードされているがParaDiMeにおける同期オーバヘッドはメッセージプロトコルの慎重なデザインにより有意に低下した。さらに,同期の頻度は収束を確実にするために調整した通信オーバーヘッドを最小化した。VTRと比較して,ParaDiMeは32プロセスと19.8Xの平均高速化を達成した結果の類似した品質を生み出す。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】