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J-GLOBAL ID：201702245915125087   整理番号：17A1570744

現場メモリスタ成形回路の設計技術【Powered by NICT】

Design techniques for in-field memristor forming circuits

著者 (4件)： Amer Sherif (Department of Electrical Engineering and Computer Science, University of Tennessee, Knoxville, Knoxville, Tennessee 37996 USA) ,  Rose Garrett S. (Department of Electrical Engineering and Computer Science, University of Tennessee, Knoxville, Knoxville, Tennessee 37996 USA) ,  Beckmann Karsten (Colleges of Nanoscale Science & Engineering, SUNY Polytechnic Institute, Albany, New York 12203) ,  Cady Nathaniel C. (Colleges of Nanoscale Science & Engineering, SUNY Polytechnic Institute, Albany, New York 12203)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 1224-1227  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究では,金属-酸化物メモリスタベースのシステムの現場成形のための回路設計技法を提案した。いくつかの研究が,デバイス特性評価観点から発生する,著者らの知る限りがあるが,メムリスタに基づく応用における成形回路の統合は,徹底的に研究されていない。必要な高い形成電圧と成形プロセスのSPICEレベルモデリングである現場成形のための存在する二つの挑戦。両課題を本研究で扱っていると回路レベル解を示した。メモリスタモデルにおける成形を組み込むためのこの方法は,素子の予成形抵抗を模倣する高抵抗状態(HRS)値の増加および予成形抵抗の広い範囲の設計をシミュレーションにより提案した。回路設計は,機能不全を避けるために成形中の周辺回路の適切な分離のために提示した。成形はCMOS周辺回路を破壊することなく成功裡に実行することを示した。SPICE環境における形成のための簡潔な物理的モデルを開発することの必要性を強調することが重要である。メモリスタベースの応用における成形回路の統合を容易にするためのデバイス設計者は形成電圧を低下に作用すると考えられる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 酸化物 ,  モデル ,  *回路設計 ,  機能障害 ,  電圧 ,  CMOS
準シソーラス用語： デバイス設計 ,  周辺回路 ,  成形過程 ,  デバイス特性 ,  *設計技術 ,  *メモリスタ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 現場 ,  メモリスタ ,  設計