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J-GLOBAL ID：201702246553006168   整理番号：17A1729560

0.18μm CMOS技術におけるEMI免疫源緩衝Miller演算増幅器のモデリングと設計【Powered by NICT】

Modeling and design of an EMI-immune source-buffered Miller OpAmp in 0.18 μm CMOS technology

著者 (3件)： Boyapati Subrahmanyam (IITB-Monash Research Academy, Indian Institute of Technology Bombay, India) ,  Redoute Jean-Michel (Dept. of Electrical and Computer Systems Eng., Monash University, Melbourne, Australia) ,  Baghini Maryam Shojaei (Dept. of Electrical Engineering, Indian Institute of Technology Bombay Mumbai, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： EMC Europe  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,電磁干渉(EMI)に高度に免疫源緩衝Miller演算増幅器構造のモデリングと設計を提示した。源緩衝Miller演算増幅器は0.18μm混合モードCMOSプロセスで設計し,作製し,ボディ効果とチャネル長変調を含む数学的にモデル化した。測定結果は,源緩衝Miller演算増幅器の最大EMI誘起入力オフセット電圧は1GHzで22mV,900mVpp EMI信号は,その入力に適用した場合であることを示した。対照的に,標準Miller演算増幅器は同じ運転条件の下で215mVの入力オフセット電圧を発生する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *CMOS ,  *演算増幅器 ,  *モデリング ,  混合モード ,  電磁干渉
準シソーラス用語： 運転条件 ,  チャネル長 ,  CMOSプロセス , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： CMOS技術 ,  EMI ,  免疫 ,  緩衝 ,  演算増幅器 ,  モデリング ,  設計