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J-GLOBAL ID：201702246808737994   整理番号：17A0755623

数値シミュレーションと解析的モデリングの結合負性静電容量全周囲ゲートトンネルFETの研究【Powered by NICT】

Investigation of Negative Capacitance Gate-all-Around Tunnel FETs Combining Numerical Simulation and Analytical Modeling

著者 (3件)： Jiang Chunsheng (Tsinghua National Laboratory for Information Science and Technology, Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Liang Renrong (Tsinghua National Laboratory for Information Science and Technology, Institute of Microelectronics, Tsinghua University, Beijing, China) ,  Xu Jun (Tsinghua National Laboratory for Information Science and Technology, Institute of Microelectronics, Tsinghua University, Beijing, China)
資料名： IEEE Transactions on Nanotechnology  (IEEE Transactions on Nanotechnology)
巻： 16  号： 1  ページ： 58-67  発行年： 2017年 
JST資料番号： W1355A  ISSN： 1536-125X  CODEN： ITNECU  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 強誘電ゲートスタックを持つ短チャネル負性容量ゲートオールアラウンドトンネル電界効果トランジスタ(NC GAA TFET)を提案した。デバイス性能は三次元(3 D)数値シミュレーションと1D Landau-Khalatnikov方程式を積分することによって研究した。NC GAA TFETは,従来型GAA TFETと比較して鋭いサブしきい値スイングと高いオン状態電流を持ち,ヒステリシス挙動を示さないことを示した。,静電ポテンシャルモデルと最短トンネル経路長(l_sp)を含む,関連解析モデルは,デバイスの動作原理と設計最適化問題を説明するために開発した。解析静電ポテンシャルモデルからの結果を数値シミュレーションの結果と良く一致した。さらに,解析的計算は,チャネル上のゲート制御性が促進され,l_sp値は有意に強誘電体の厚さが増すに従い減少し,良好なデバイス特性をもたらすことを示した。これらの結果は,低電力応用におけるNC GAA TFETsの大きな可能性を実証した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 三次元 ,  チャネル ,  ヒステリシス ,  *モデリング ,  モデル ,  *シミュレーション ,  電流 ,  強誘電体
準シソーラス用語： 静電ポテンシャル ,  オン状態 ,  サブ閾値スイング ,  ゲートオールアラウンド ,  ゲートスタック ,  *トンネル電界効果トランジスタ ,  *ネガティブキャパシタンス ,  *数値シミュレーション , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (8件)： 数値シミュレーション ,  解析 ,  モデリング ,  負性静電容量 ,  全周囲 ,  ゲート ,  トンネルFET ,  研究