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J-GLOBAL ID：201702247478683515   整理番号：17A1570859

RRAMによる細粒度3D再構成可能計算構造【Powered by NICT】

Fine-grained 3D reconfigurable computing fabric with RRAM

著者 (4件)： Li Mingyu (Electrical and Computer Engineering, Univ. of Massachusetts, Amherst, USA) ,  Shi Jiajun (Electrical and Computer Engineering, Univ. of Massachusetts, Amherst, USA) ,  Bhat Sachin (Electrical and Computer Engineering, Univ. of Massachusetts, Amherst, USA) ,  Moritz Csaba Andras (Electrical and Computer Engineering, Univ. of Massachusetts, Amherst, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： NANOARCH  ページ： 79-80  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 今日までの不揮発性3次元FPGA研究は2D CMOS/RRAM回路のlayer-by-layer積層を利用している。一方,CMOSおよびRRAM回路を統合した垂直に構成された3次元FPGAは我々を避けてきた,相補的なp型およびn型トランジスタだけでなく抵抗スイッチを構築し,経路に3Dにおける高度にカスタム化地域ドーピングと材料挿入の困難な要求によるものであった。layer-by-layer不揮発性3次元FPGAでは,モノリシック積層RRAMと基礎となるCMOS回路間の連結性が制限されると大きな寄生RCに導くようである。本論文では,著者らは,微粒化3D再構成可能計算織物概念を提案した。プレドープ垂直ナノワイヤテンプレート内のCMOS/RRAMハイブリッド回路を実装した。トランジスタと抵抗スイッチは細粒度と統合されることができ,これはRRAMとCMOS回路間の経路選定オーバヘッドを減少させ,密度を増加させた。積層RRAMのモノリシック3次元FPGAに比べて27xであると提案した回路網の密度効果を推定した。推定Elmore遅延は配置と通常運転のための5.4X,2.2Xにより改善した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 微粒化 ,  CMOS ,  経路選定 ,  トランジスタ ,  非揮発性 ,  スイッチ ,  *三次元 ,  連結性 ,  FPGA ,  カスタム化
準シソーラス用語： 回路網 ,  CMOS集積回路 ,  *再構成可能性 ,  *細粒度 ,  *ReRAM , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： RRAM ,  細粒度 ,  3D ,  再構成可能 ,  計算