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J-GLOBAL ID：201702247656170482   整理番号：17A0910991

IEC61850 9 2プロセスバスのためのFPGAを用いたディジタル同期方法論【Powered by NICT】

A FPGA-based digital synchronous methodology for IEC 61850-9-2 process bus

著者 (4件)： Liu Zhiheng (School of Electrical Engineering, Dalian University of Technology, Dalian, China) ,  Duan Xiongying (School of Electrical Engineering, Dalian University of Technology, Dalian, China) ,  Liao Minfu (School of Electrical Engineering, Dalian University of Technology, Dalian, China) ,  Zou Jiyan (School of Electrical Engineering, Dalian University of Technology, Dalian, China)
資料名： AEUe  (AEUe)
巻： 76  ページ： 137-145  発行年： 2017年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文では,プロセス層におけるディジタル変電所プロセスバスのためのネットワーク同期化提案を設計した。スイッチ/ルーティングデバイスに起因するチャネルに及ぼす前方と後方のタイミンググルーピング待ち行列遅延の差が現れ,待ち行列誘導非対称性,マスタと従属クロック間の時間オフセットと時間遅延への主要な寄与者であることを紹介した。電子変圧器(ECT)信号処理チャネルとイーサネット通信チャネルによる伝送時間誤差のサンプル値を解析した。マージングユニット(MU)のためのFPGA(フィールド・プログラマブル・ゲートアレイFPGA)ディジタル同期アプローチを提案し,それはオーバサンプリング線形位相シフト,動的補間リサンプリング法を含んでいた。IEC61850-9 2プロセスバス上のサンプル値メッセージ正確な同期問題を解決した。時間オフセットと遅延をIEEE1588v2をベースとしたマスタおよび従属クロック間の70μs以上減少した,試験結果は,IEC-60044-スタンダードの0.2Sレベルであった。数値例は理論的結果の有効性を示すために提示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： オフセット ,  Ethernet ,  待ち行列 ,  内挿法 ,  通信チャネル ,  非対称性 ,  *FPGA ,  変圧器 ,  スイッチ ,  クロック ,  *ディジタル方式 ,  信号処理
準シソーラス用語： オーバサンプリング ,  時間遅れ ,  *IEC 61850 , 【Automatic Indexing@JST】

著者キーワード (5件)： IEC61850-9 2プロセスバス ,  FPGA ,  サンプル値 ,  IEEE1588v2 ,  ディジタル同期化

分類 (3件)： その他の電子回路  (NC05090X) ,  移動通信  (ND08030H) ,  その他の伝送回路素子  (NC04070U)

タイトルに関連する用語 (6件)： IEC61850 ,  プロセス ,  バス ,  FPGA ,  ディジタル ,  方法論