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J-GLOBAL ID：201702249504616071   整理番号：17A1725725

面積効率の良い乗算器の設計【Powered by NICT】

Design of an Area-Efficient Multiplier

著者 (5件)： Kumar Naman S ,  V Shreyas Hande ,  G Sudhanva N ,  D Shravan S ,  S Kariyappa B
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICRAECT  ページ： 329-332  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI技術における広範な改善は様々な要因の最適化をもたらし,面積のオーバヘッド,遅延などを引き起こす同時にディジタル信号プロセッサ(DSP),マイクロプロセッサと特定用途向け集積回路(ASIC’S)のような主要な応用システムの不可欠な部分である乗算器は全体の面積,電力消費とプロセッサの性能に重要な役割を果たしている。より少ない電力を消費し,より少ない面積を占め,高い処理速度と乗算器が求められている。Booth符号化WallaceとDadda法を組み合わせることによって8×8ハイブリッドツリー乗算器を提案した。設計を,Xilinx ISE14.7でシミュレーションされ,CadenceのVirtuosoソフトウェアで解析した。結果は,提案した乗算器は,既存の乗算器より10.4%少ない面積を占めることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *乗算器 ,  超LSI ,  電力 ,  マイクロプロセッサ ,  ディジタル信号プロセッサ ,  ASIC ,  演算プロセッサ ,  符号化 ,  電力消費 ,  ソフトウェア ,  最適化
準シソーラス用語： 処理速度 ,  *面積効率 , 【Automatic Indexing@JST】

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 面積効率 ,  乗算器 ,  設計