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J-GLOBAL ID：201702249613774408   整理番号：17A1192140

組み合わせ最適化問題向けハードウェアの高速化アーキテクチャー

Accelerator Architecture for Combinatorial Optimization Problems

著者 (4件)： 塚本三六 (富士通) ,  高津求 (富士通) ,  松原聡 (富士通) ,  田村泰孝 (富士通)
資料名： Fujitsu  (Fujitsu)
巻： 68  号： 5  ページ： 8-14  発行年： 2017年09月01日 
JST資料番号： F0397A  ISSN： 0016-2515  CODEN： FUJTA  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 社会では,限られた人や時間などの制約のもとで難しい意思決定を迫られる場面,例えば災害復旧の手順を決める場合や,投資ポートフォリオの最適化,経済政策の決定などがしばしば発生する。このような意思,決定においては,様々な要因の組み合わせを考慮して評価を行い,最適なものを選択する「組み合わせ最適化問題」を解く必要がある。組み合わせ最適化問題は,考慮する要因の数が増えると組み合わせの数が爆発的に増えるため,現行の汎用ノイマン型プロセッサを用いた単純な数え上げ法では現実的な時間内で解くことが難しい。筆者らはこのような課題を解決するため,1,024ビットの全結合イジングモデルを高速化する手法を開発し,FPGA(Field-Programmable Gate Array)に実装した。組み合わせ最適化問題の例として32都市の巡回セールスマン問題を実際に解き,3.5GHzのIntel XeonプロセッサーE5-1620 v3上で同じ処理をした場合に対して約12,000倍の高速化が確認された。(著者抄録)

シソーラス用語： *組合せ最適化問題 ,  高速化 ,  *意思決定 ,  Ising模型 ,  *実装 ,  巡回セールスマン問題 ,  ASIC
準シソーラス用語： *FPGA実装 ,  Isingモデル ,  専用IC

分類 (2件)： システム最適化手法  (IA02050Z) ,  専用演算制御装置  (JC04030Y)

引用文献 (9件)：

• R. Colwell : The Chip Design Game at the End of Moore's Law. Hot Chips 27, 2015.
• J. G. Koomey et al. : IEEE Annals of the History of Computing, July-Sep. p.46-54, 2011.
• M. Horowitz : Computing's Energy Problem : (and what we can do about it). ISSCC2014, 1-1, 2014, (referring to Markovic, EE292 Class, Stanford, 2013).
• P. Bunyk et al. : Architectural Considerations in the Design of a Superconducting Quantum Annealing Processor. IEEE Trans. Applied Superconductivity, Vol.24, No.4, 2014.
• S. Utsunomiya : Mapping of Ising models onto injection-locked laser systems. OPTICS EXPRESS, Vol.19, No.19, Sep. 2011.

タイトルに関連する用語 (4件)： 組み合わせ最適化問題 ,  ハードウェア ,  高速化 ,  アーキテクチャー