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J-GLOBAL ID：201702250141600852   整理番号：17A1254805

論理レベルとトランジスタレベルパラメータを考慮したFPGA遅延モデル【Powered by NICT】

FPGA Delay Model Considering Logic-Level and Transistor-Level Parameters

著者 (2件)： Liu Qiang ,  Qian Hanjing
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： FCCM  ページ： 29  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)は様々な分野で採用し,設計の柔軟性とカスタムに起因した。異なる応用は性能,ハードウェア資源とコストで異なる要件を持つ,多様なFPGAアーキテクチャの要求をもたらした。遅延はFPGAアーキテクチャ開発中の異なる代替案を評価するための重要な計量である。FPGAのための既存の解析的遅延モデルは主に論理アーキテクチャパラメータを考察した。しかし,VddとVt,トランジスタレベルパラメータの変化も低電力設計とディープサブミクロン技術の開発動向下で遅延に大きな影響を及ぼす。初期設計段階での種々の設計オプションを探索し,トランジスタレベル精度を提供するために,VddとVtを考慮したFPGA遅延モデルが必要である。本論文では,論理ブロックとルーティングブロックだけでなくVddとVtの構造パラメータを含む解析モデルは,FPGAクリティカルパス遅延を推定するために構築した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  構造パラメータ ,  *FPGA ,  解析モデル ,  柔軟性 ,  クリニカルパス ,  ハードウェア
準シソーラス用語： 開発動向 ,  ディープサブミクロン ,  低電力化 , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  計算機網  (JC03000K) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： 論理レベル ,  FPGA ,  遅延 ,  モデル