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J-GLOBAL ID：201702250254034457   整理番号：17A1571238

高速桁上げ連鎖を用いたFPGAベース4:2圧縮器における性能高速化【Powered by NICT】

Achieving performance speed-up in FPGA based 4:2 compressor using fast carry-chains

著者 (2件)： Rashid Asif (Department of ECE, NIT Srinagar, J&K, India) ,  Mir A. G. (Department of ECE, NIT Srinagar, J&K, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SPIN  ページ： 5-9  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 圧縮機が多重オペランド加算操作により支配されていることを演算回路の基本要素を形成した。キャリーセーブ論理に基づく圧縮機回路はASIC実装のための並列乗算器を実現するために過去に使用されているが,FPGAの独特な構造のために,これらの回路はこれらのプラットフォームにマッピングしない。本論文では,4:2圧縮器回路のFPGA実装を行った。本論文で考察した圧縮器アーキテクチャは桁上げのリップリングを含んでいる。この性質は桁上げのリップリングを扱うために高速桁上げ鎖を用いて開発した。キャリーチェインの使用は,基になる資源が効率的に利用されていることを保証する。提案した実装を用いて,資源,スピードとパワーの伝統的なアプローチと比較した。組合せとパイプライン両方の実装を考察した。結果は提案実装が従来アプローチよりも性能において実質的な改善を示すことが分かった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *圧縮機 ,  *高速化 ,  *高速度 ,  計算機アーキテクチャ ,  多重化 ,  ASIC ,  *FPGA ,  加算 ,  乗算器
準シソーラス用語： FPGA実装 ,  演算回路 ,  オペランド , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  符号理論  (ND02030R) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (5件)： 桁 ,  連鎖 ,  FPGA ,  圧縮器 ,  高速化