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J-GLOBAL ID：201702250916515915   整理番号：17A1033736

定義された多入力複雑なゲートしきい値電圧【Powered by NICT】

Threshold voltage defined multi-input complex gates

著者 (2件)： De Asmit (Pennsylvania State University, University Park, PA, USA) ,  Ghosh Swaroop (Pennsylvania State University, University Park, PA, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： HOST  ページ： 164  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体デバイスはますます知的財産(IP)のリバースエンジニアリング(RE)による偽造に対してより脆弱になりつつある。偽造からIPを確保信頼できるコンピューティングに向けた重要な目標である。論理ゲートのカモフラージュは敵対者を防ぐチップをde層状とIPを盗むからよく知られた技術である。他の技術の中で,しきい値電圧変調は静的および動的論理ゲートファミリーにおける2入力カモフラージュ論理を実現するために提案した。しきい値電圧は製造中の主張,リバースエンジニアリング中に同定することは困難であるので,敵対者は,力ずく探索をざるを得なくなる。本研究では,しきい値電圧定義論理の概念を拡張六Boole関数(NAND, NOR, AOI, OAI, XOR, XNOR)を行うことができる設計3入力静的カモフラージュされたゲートした。シミュレーション結果は標準的なCMOSゲートに比べて3.03X遅延オーバヘッドと12.33X電力オーバヘッドの平均を示した。6離散正常CMOSゲートの累積和に関して地域利益は約65%であった。多入力カモフラージュされたゲートを設計するための方法論も同様の手法を用いて提案した。潜在的サイドチャネルとしての温度感度と電力信号を同定した。最後に,設計の安全性と完全性を評価するためのカモフラージュされたゲート設計について実施している脅威解析。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： シミュレーション ,  *リバースエンジニアリング ,  安全性 ,  CMOS ,  完全性 ,  Boole関数 ,  電力 ,  温度感受性
準シソーラス用語： NAND ,  動的論理 ,  敵対者 ,  擬装 ,  論理ゲート ,  知的財産 ,  *閾値電圧 , 【Automatic Indexing@JST】

分類 (3件)： CAD,CAM  (JE10000A) ,  パターン認識  (JE07000S) ,  機械設計  (QA01080H)

タイトルに関連する用語 (3件)： 定義 ,  ゲート ,  しきい値電圧