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J-GLOBAL ID：201702251412288436   整理番号：17A1567972

SHA少ないパイプラインA DCにおけるサンプリングタイミングスキューの高速バックグラウンドキャリブレーション【Powered by NICT】

Fast Background Calibration of Sampling Timing Skew in SHA-Less Pipeline ADCs

著者 (3件)： Gines A. J. (Instituto de Microelectro ́nica de Seville (IMSE-CNM), Universidad de Seville, Seville, Spain) ,  Peralias E. J. (Instituto de Microelectro ́nica de Seville (IMSE-CNM), Universidad de Seville, Seville, Spain) ,  Rueda A. (Instituto de Microelectro ́nica de Seville (IMSE-CNM), Universidad de Seville, Seville, Spain)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 10  ページ： 2966-2970  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： はサンプルホールド増幅器(SHA)レスパイプラインA DCの第一段階におけるサブA DCとMDAC間のタイミングスキュー誤差を補償するためのディジタルキャリブレーション技法を提案した。クロックスキュー誤差の存在下で,サブA DCコンパレータがサンプリング時刻において入力信号傾斜に依存して時変オフセットを生成した。MDAC出力の残基エクスカーションを増加させ,overrangingと非線形誤差の増加を引き起こす可能性がある。本論文では,これらの効果に対する密接な解析式を導出した。提案方法には,以下の特徴を持つスキュー誤差の低コスト推定と補正を行うoverranging情報を利用する1)非常に速い収束(1 k入力サンプルのために)2)スキュー誤差信号の間接的評価,入力信号の周波数分布の予備知識および3)比較的簡単なディジタル論理基本的に二ディジタルコンパレータと一つの小さなアキュムレータ。法は行動とトランジスタレベルシミュレーションで検証した。デモンストレータとして,0.18μm CMOSプロセスで1.8V,80dB SNDR100Msps SHA無しパイプラインA DCにおけるその実行を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： オフセット ,  ディジタル方式 ,  *高速度 ,  コンパレータ ,  増幅器 ,  CMOS ,  *ゆがみ
準シソーラス用語： 事前知識 ,  ローコスト ,  入力信号 ,  クロックスキュー ,  ディジタルキャリブレーション , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： SHA ,  パイプライン ,  DC ,  バックグラウンド ,  キャリブレーション