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J-GLOBAL ID：201702251660889121   整理番号：17A1727264

進行平面とFinFET SRAM信頼性のためのBTI老化V_T安定性のモデル化【Powered by NICT】

Modeling of BTI-aging V_T stability for advanced planar and FinFET SRAM reliability

著者 (5件)： Lee Y.-H. (Taiwan Semiconductor Manufacturing Company, 121, Park Ave. 3, Hsinchu Science Park Hsinchu, Taiwan 300-77, R.O.C) ,  Lee J. H. (Taiwan Semiconductor Manufacturing Company, 121, Park Ave. 3, Hsinchu Science Park Hsinchu, Taiwan 300-77, R.O.C) ,  Tsai Y.S. (Taiwan Semiconductor Manufacturing Company, 121, Park Ave. 3, Hsinchu Science Park Hsinchu, Taiwan 300-77, R.O.C) ,  Mukhopadhyay S. (Taiwan Semiconductor Manufacturing Company, 121, Park Ave. 3, Hsinchu Science Park Hsinchu, Taiwan 300-77, R.O.C) ,  Wang Y.F. (Taiwan Semiconductor Manufacturing Company, 121, Park Ave. 3, Hsinchu Science Park Hsinchu, Taiwan 300-77, R.O.C)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SISPAD  ページ： 85-88  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究では,先進平面(20nmシステムオンチップ,20soc)とFinFET(16nm FinFET, 16FF)上の時間ゼロV_tとバイアス温度不安定性(BTI)誘起Vtシフトの比較は研究され,それは分散Skellam(DS)累積分布フレームワークによりモデル化した。FinFET素子の非常に良好な時間ゼロVtのミスマッチとより少ないV_Tシフトの結果として,16fFのSRAM静的雑音余裕(SNM)シフト分布は20soc以下平面技術ノードである。SRAMビットセルSNMシフト,高度のプラナおよびFinFET SRAM信頼性最適化のための見通しアプローチを相関させる時間ゼロVtとB TIエージングV_Tシフト管理の普遍的描像を提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *モデリング ,  *信頼性 ,  不整合 ,  *SRAM
準シソーラス用語： 信頼性最適化 ,  静的雑音余裕 ,  累積分布 ,  バイアス温度不安定性 ,  システムオンチップ ,  *FinFET , 【Automatic Indexing@JST】

分類 (1件)： 核酸一般  (EB04010U)

タイトルに関連する用語 (6件)： FinFET ,  SRAM ,  BTI ,  老化 ,  安定性 ,  モデル化