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J-GLOBAL ID：201702252466841968   整理番号：17A0857646

ウィッシュボーン適合IPコアベースのSoC設計のための低電力方法論【Powered by NICT】

Low power methodology for wishbone compatible IP cores based SoC design

著者 (2件)： Abid Faroudja (Microelectronic and Nanotechnology Laboratory Centre de de ́veloppement des Technologies avance ́es Alger, Alge ́rie) ,  Izeboudjen Nouma (Microelectronic and Nanotechnology Laboratory Centre de de ́veloppement des Technologies avance ́es Alger, Alge ́rie)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DAT  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： OpencoresからIP(知的財産)コアはRTLレベルで記述携帯型ビルディングブロックである最も利用可能な成分はウィッシュボーンバスを一致した。これらIPコアは多くのSoCアーキテクチャで使用されている。これらIPを使用することの利点は,柔軟性,再利用性と遊離のためのこれらのIPコアの接近可能性のために,全設計コストの低減である。しかしこれらのIPは,低省電力特徴,SoC設計における重要な問題であると設計されていない。本論文では,IPレベルクロックゲーティングを用いたウィッシュボーン適合IPベースSoC設計のための低電力戦略を提案した。目的は,これらのIPに基づく全SoC,低省電力特徴を有する設計における電力を低減することである。原発性結果は,IPレベルで提案された方式は,動的電力削減,31%から66.4%の範囲を達成することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  柔軟性 ,  *電力 ,  携帯型 ,  再利用 ,  アクセシビリティ
準シソーラス用語： 省電力 ,  ビルディングブロック ,  知的財産 ,  *低電力化 ,  *システムオンチップ ,  *IPコア , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： IPコア ,  SOC ,  設計 ,  低電力 ,  方法論