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J-GLOBAL ID：201702253219066398   整理番号：17A1833327

低位相雑音と低分数スパーを用いた50~66GHz位相領域ディジタル周波数シンセサイザ【Powered by NICT】

A 50-66-GHz Phase-Domain Digital Frequency Synthesizer With Low Phase Noise and Low Fractional Spurs

著者 (3件)： Hussein Ahmed I. (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA, USA) ,  Vasadi Sriharsha (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA, USA) ,  Paramesh Jeyanandh (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 12  ページ： 3329-3347  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディジタル位相同期ループ(DPLL)周波数シンセサイザはサブ10GHz範囲における無線応用のための一般的になってきた。しかし,ミリ波シンセサイザはアナログPLL,主に分数調波の,整数N型に依存している。本論文では,40kHzの周波数ステップで基本周波数容量縮退ディジタル制御発振器(DCO)を用いた50~66GHz位相領域DPLLの設計と実装について述べる。4のみの弾性率を有する周波数分割後,2段8ビット時間-ディジタル変換器(TDC)を450fs分解能で12.5~16.5GHz分周器出力の位相をディジタル化する。平均適応による拡張型統計要素選択法に基づくディジタルキャリブレーションを用いて,ランダムミスマッチから生じるTDC非線形性を緩和することである。追加ディジタルキャリブレーション技術を紹介しディジタル位相抽出サブシステムにおけるDCO非線形性と位相不整合を軽減するために,プロセス,電圧,温度(PVT)変化に対して誘導性素子を用いない4×周波数分周器のロバストな動作を確保した。DPLLの65nm CMOSプロトタイプはパッドを除く0.45mm~2を占め,1V電源から46mAを消費する。PLLは220(302)fs,0.1 8394.5/122( 79/ 88/ 116)dBc/Hz/110MHzオフセットの最良(最悪)位相雑音,および52.2( 48.3)dBc分数スパーの最良(最悪)の場合rmsジッタを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： プロトタイプ ,  EHF波 ,  分解能 ,  ジッタ ,  *周波数 ,  *周波数シンセサイザ ,  電圧 ,  *位相 ,  不整合 ,  分周器 ,  *ディジタル方式 ,  *位相雑音 ,  ロバスト性 ,  非線形性
準シソーラス用語： ディジタルキャリブレーション , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： 低位相雑音 ,  分数 ,  スパー ,  位相 ,  ディジタル ,  周波数シンセサイザ