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J-GLOBAL ID：201702253703843943   整理番号：17A1637385

低漏れ電流を有する新しい静電放電(ESD)クランプ回路【Powered by NICT】

Novel electrostatic discharge (ESD) clamp circuit with low leakage current

著者 (6件)： Liang Wei (Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA 32816) ,  Yang Zhaonian (Department of Electronics Engineering, Xi’an University of Technology, Xi’an, Shaanxi, China 710048) ,  Li Hang (Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA 32816) ,  Dong Aihua (Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA 32816) ,  Sundaram Kalpathy B. (Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA 32816) ,  Liou Juin J. (Department of Electrical and Computer Engineering, University of Central Florida, Orlando, FL, USA 32816)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IPFA  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 積層トランジスタとバイアスされたRC回路網から成るパワーレールESD保護のための新しい静電放電(ESD)クランプ回路を90nm CMOSプロセスで提案した。バイアスRC回路網は,小フットプリントを有し,検出回路は,通常運転下で最大12nAの非常に低い漏洩電流を示した。提案したESDクランプ回路は,ESD事象下で800nsの長い保持時間と偽りのトリガリングのための迅速ターンオフ機構を持っている。SPICEシミュレーションを行っESDクランプを評価することである,従来の設計と比較して,シミュレーション結果は,提案した回路は,低消費電力と小さなフットプリントを持つより良い性能を達成することを示唆した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *漏れ電流 ,  バイアス ,  シミュレーション ,  *クランプ回路 ,  CMOS ,  トランジスタ ,  *クランプ ,  RC回路 ,  ターンオフ ,  保持時間
準シソーラス用語： 低電力化 ,  検出回路 ,  フットプリント ,  ESD保護 ,  *静電気放電 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (4件)： 漏れ電流 ,  静電放電 ,  ESD ,  クランプ回路