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J-GLOBAL ID：201702253836464138   整理番号：17A1038147

サイクル正確なsystemC/TLM DRAMコントローラモデルを用いた設計空間の探索【Powered by NICT】

Design space exploration with a cycle-accurate systemC/TLM DRAM controller model

著者 (7件)： Ting-Shuo Hsu (Department of Electrical Engineering, National Tsing Hua University, Hsinchu, Taiwan 30013) ,  Chao-Chih Wu (Department of Computer Science, National Tsing Hua University, Hsinchu, Taiwan 30013) ,  Che-Wei Hsu (Department of Computer Science, National Tsing Hua University, Hsinchu, Taiwan 30013) ,  Chih-Tsun Huang (Department of Computer Science, National Tsing Hua University, Hsinchu, Taiwan 30013) ,  Jing-Jia Liou (Department of Electrical Engineering, National Tsing Hua University, Hsinchu, Taiwan 30013) ,  Yao-Hua Chen (Information and Communications Research Laboratories, Industrial Technology Research Institute, Hsinchu, Taiwan 31040) ,  Juin-Ming Lu (Department of Electrical Engineering, National Tsing Hua University, Hsinchu, Taiwan 30013)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： VLSI-DAT  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,バーストアラインメント,スケジューリング政策,などの特徴を把握するためにDRAMコントローラのための高レベルシミュレーションモデルを開発した。モデルは,ESLプラットフォーム統合のためのSystemC/TLMに基づいている。市販RTL実装と比較して,モデルは4.5%の最悪の場合の誤差を持つ。高速シミュレーション速度のために,二つの設計トレードオフを実証するためにモデルを適用した。結果は,ポート間のコマンド待ち行列を共有する場合は,10.9%のスループット改善が可能であることを示した。平均読込みレイテンシは,同調読取/書込スイッチング政策による書込みレイテンシ(より書込みバッファを用いた許容)の増加の10.7%まで改善された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *制御装置 ,  シミュレーション ,  *DRAM ,  スループット ,  *モデル ,  ポート ,  待ち時間 ,  待ち行列 ,  スケジューリング ,  スイッチング ,  高速度 ,  忍容性
準シソーラス用語： 許容性 ,  SystemC ,  *設計空間 , 【Automatic Indexing@JST】

分類 (2件)： CAD,CAM  (JE10000A) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (8件)： サイクル ,  SystemC ,  TLM ,  DRAM ,  コントローラ ,  モデル ,  設計空間 ,  探索