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J-GLOBAL ID：201702254339530818   整理番号：17A1281118

TDCに適用される低ジッタ遅延位相同期ループ回路設計について述べた。【JST・京大機械翻訳】

Design of a Low Jitter Delay Locked Loop for TDC

著者 (5件)： Wu Jin (東南大学无錫分校,江蘇无錫,214135) ,  Zhang Youzhi (東南大学集成電路学院,江蘇南京,210096) ,  Zhao Rongqi (東南大学集成電路学院,江蘇南京,210096) ,  Li Chao (東南大学集成電路学院,江蘇南京,210096) ,  Zheng Lixia (東南大学无錫分校,江蘇无錫,214135)
資料名： Dianzi Xuebao  (Dianzi Xuebao)
巻： 45  号： 2  ページ： 452-458  発行年： 2017年 
JST資料番号： C2504A  ISSN： 0372-2112  CODEN： TTHPAG  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文では,二重遅延線とアンチロック制御構造を用いて,電荷ポンプなどの重要なモジュールの対称性に対するマッチング制御を行った。本論文は,広いダイナミックレンジと低い静的位相遅れを有する位相同期ループ(DLL)回路を設計して,それによって,(Time-to-Digital Converter,TDC)応用のための新しい方法を提案した。TSMC 0.351μm CMOSプロセスに基づいて,回路のシミュレーションとフローシート検証を完成した。試験結果は,DLLの周波数範囲が40MHz~200MHzであることを示した。静的位相誤差は161ps@125MHzである。雑音入力のない理想的クロック駆動において,200MHzの周波数でのピーク-ピークジッタは85.3psで,平均平方根ジッタは9.44psであり,サブナノ秒時間分解能のTDC応用の要求を満たすことができた。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 雑音 ,  時間分解能 ,  流れ図 ,  遅延線 ,  クロック ,  ダイナミックレンジ ,  *位相同期ループ ,  周波数 ,  *ジッタ ,  *回路設計 ,  ナノ秒
準シソーラス用語： 位相誤差 ,  位相遅れ ,  チャージポンプ回路 ,  *低ジッタ , 【Automatic Indexing@JST】

著者キーワード (5件)： delay-locked loop (DLL) ,  time-to-digital converter (TDC) ,  static phase error ,  wide dynamic range ,  clock jitter

分類 (2件)： その他の電子回路  (NC05090X) ,  周波数変換回路  (NC05030J)

タイトルに関連する用語 (5件)： TDC ,  低ジッタ ,  遅延 ,  位相同期ループ回路 ,  設計