NANDフラッシュメモリにおける隣接レベル誤りの誤り訂正法

KOTAKI Shohei; KITAKAMI Masato

文献

J-GLOBAL ID：201702254535858148 整理番号：17A0504105

NANDフラッシュメモリにおける隣接レベル誤りの誤り訂正法

An Error Correction Method for Neighborhood-Level Errors in NAND Flash Memories

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資料名：
巻： E100.A 号： 2 ページ： 653-662(J-STAGE) 発行年： 2017年
JST資料番号： U0466A ISSN： 1745-1337 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

NANDフラッシュメモリ(NFM)では「隣接する電圧レベルに対するセルエラーは遠いレベルのセルエラーより起こり易い」誤り特性に着目した誤り訂正方式があるが,これら多くは,マルチページプログラミングや多値電圧シフト発生に関する制限がある。本文は,誤り特性を反映した誤り訂正方式を提案した。この方式は,従来のように2進誤り訂正符号(ECC)で誤り検出を行い,セル内の非2進値または全ビットを誤り訂正し,最も確からしい近隣値に訂正する。BER改善の量は各誤りの大きさの確率に依存し,2ビット/セルの場合,大きさ1及び2のエラーのみが発生し,後者はセルエラーの5%を占める場合,許容可能なBERは4%改善される。これは耐久性の2.4%拡大に対応するが,この方法では平均,最大待ち時間が夫々15%,19%長くなり,スループットは15%低下する。しかし,メモリのプログラム/消去サイクル寿命まで従来方式を利用し,提案方式はその後,待ち時間やスループットの低下なしの耐久性を強化できる。(翻訳著者抄録)

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半導体集積回路

引用文献 (24件)：

[1] G. Dong, Y. Pan, N. Xie, C. Varanasi, and T. Zhang, “Estimating information-theoretical NAND flash memory storage capacity and its implication to memory system design space exploration,” IEEE Trans. Very Lagre Scale Integr. (VLSI) Syst., vol.20, no.9, pp.1705-1714, 2012.
[2] Y. Cai, E. Haratsch, O. Mutlu, and K. Mai, “Error patterns in MLC NAND flash memory: Measurement, characterization, and analysis,” Design, Automation Test in Europe Conference Exhibition (DATE), pp.521-526, 2012.
[3] R. Bez, E. Camerlenghi, A. Modelli, and A. Visconti, “Introduction to flash memory,” Proc. IEEE, vol.91, no.4, pp.489-502, 2003.
[4] F. Sun, S. Devarajan, K. Rose, and T. Zhang, “Design of on-chip error correction systems for multilevel NOR and NAND flash memories,” IET Circuits Devices Syst., vol.1, no.3, pp.241-249, June 2007.
[5] Y. Cai, E.F. Haratsch, O. Mutlu, and K. Mai, “Threshold voltage distribution in MLC NAND flash memory: Characterization, analysis, and modeling,” Design, Automation Test in Europe Conference Exhibition (DATE), 2013, pp.1285-1290, March 2013.

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