文献

J-GLOBAL ID：201702255089516790   整理番号：17A1834739

FPGAを用いたハードウェア加速のための共通バックエンド【Powered by NICT】

A Common Backend for Hardware Acceleration on FPGA

著者 (4件)： Del Sozzo Emanuele ,  Baghdadi Riyadh ,  Amarasinghe Saman ,  Santambrogio Marco D.
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCD  ページ： 427-430  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)は,他のアーキテクチャ,CPUのような,GPUとASICに関する性能,電力消費,及び柔軟性の点で良好なトレードオフを提供することができる構成可能集積回路である。が,FPGAを用いたにおける主な欠点は,急峻な学習曲線である。この問題に対する新たな解はドメイン固有言語(DSL)のアルゴリズムを記述し,DSLコンパイラはFPGAsを目標とした効率的なコードを生成することである。本研究では,霜,FPGAアーキテクチャを標的とする異なるDSLコンパイラ可能にする統一されたバックエンドを提案した。FPGAを標的とする他のコード生成フレームワークとは異なり,霜は効率的なコード(例えばループパイプライン,アレイ分配,ベクトル)を生成するためには,ユーザが適用すべき最適化上で完全制御を持つことを可能にするスケジューリングCo言語を利用した。まず,FPGA志向変換と最適化を適用するために,霜は入力抽象構文木(AST)を解析し,操作,高レベル合成(HLS)ツールに適したC/C++実装を生成する。最後に,HLS相の出力はXilinx SDAccelツール連鎖を用いた標的FPGA上で合成し,実装した。実験結果はCPU上の同じアルゴリズムのO3最適化実装に関して15×のスピードアップを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： スケジューリング ,  コード生成 ,  ベクトル ,  *ハードウェア ,  霜 ,  コンパイラ ,  計算機アーキテクチャ ,  アルゴリズム ,  学習曲線 ,  *FPGA ,  電力消費 ,  最適化 ,  柔軟性
準シソーラス用語： ドメイン固有言語 ,  *バックエンド , 【Automatic Indexing@JST】

分類 (3件)： 集積回路一般  (NC03161C) ,  人工知能  (JE08000Z) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： FPGA ,  ハードウェア ,  加速 ,  バックエンド