高速通信システムへの応用のための時間インタリーブA DCキャリブレーションアルゴリズムの設計と実験的評価【Powered by NICT】

Reyes Benjamin T.; Sanchez Raul M.; Pola Ariel L.; Hueda Mario R.

文献

J-GLOBAL ID：201702255208438648 整理番号：17A0887128

高速通信システムへの応用のための時間インタリーブA DCキャリブレーションアルゴリズムの設計と実験的評価【Powered by NICT】

Design and Experimental Evaluation of a Time-Interleaved ADC Calibration Algorithm for Application in High-Speed Communication Systems

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資料名：
巻： 64 号： 5 ページ： 1019-1030 発行年： 2017年
JST資料番号： C0226B ISSN： 1549-8328 CODEN： ITCSCH 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

本研究では,時間インタリーブアナログディジタル変換器(TI ADCs)におけるサンプリング位相誤差を補償する新しいバックグラウンド較正技術を調べた。TIADCにおけるタイミング不整合は,超高速ディジタルトランシーバの性能を著しく劣化させる。以前の提案とは異なり,ここで用いた較正法は,通信システムの性能に直接関係する計量を最適化した。各インタリーブのサンプリング相に関してスライサーで平均二乗誤差(MSE)の勾配の推定,プログラマブルアナログ時間遅延セルを制御することによってTIADCの時間誤差を最小にするために計算した。(i)相互相関または受けた試料のディジタルフィルタリングのような専用ディジタル信号処理(DSP)を必要としない,(ii)MSEのような指標である大部分の市販送受信機で利用可能であり,これにより,低速度状態機械に減少した。法は2GS/s,6ビットTIADCとプログラマブル論理ベースプラットフォームを用いて実験的に検証した。後者を0.13μm CMOSプロセスで作製した,フレキシブルなサンプリング位相制御能力を提供する。実験結果はTIADCにおけるサンプリング時間誤差に起因するディジタルBPSK受信機のSN比ペナルティ,ビット誤り率10~ 6で1dBから0.1dB以下にできることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路 , 通信方式一般

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