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J-GLOBAL ID：201702256341863140   整理番号：17A1357680

多倍長演算における乗算のFPGA実装【Powered by NICT】

FPGA implementation of the multiplication operation in multiple-precision arithmetic

著者 (2件)： Rudnicki Kamil (Department of Reconfigurable Systems, Brightelligence Inc., Glasgow, UK) ,  Stefanski Tomasz P. (Faculty of Electronics, Telecommunications and Informatics, Gdansk University of Technology, 80-233 Gdansk, Poland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MIXDES  ページ： 271-275  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 標準32/64ビット演算である科学計算問題の大部分を解決するために十分であるが,より高い数値精度を必要とする問題が残っている。多倍長演算(MPA)ライブラリーをユーザー定義精度計算のエミュレーションのためのソフトウェアツールである。しかし,計算システムにおけるフィールドプログラマブルゲートアレイ(FPGA)に基づいた再構成可能カードの有用性はハードウェアでMPAアルゴリズムを実行することを可能にする。二n桁数の加算と減算演算がO(n)操作を必要とするが,基準のケース増殖であるO(n~2)操作を必要とするコンボリューション計算と同等であった。MPA計算における再構成可能ハードウェアの適用に重要である乗算演算の効率的実働化。本論文では,FPGA上でのMPAにおけるベースケース乗算アルゴリズムの筆者らの実装を提示した。法を,非常に高速な集積回路ハードウェア記述言語(VHDL)を用いて実装し,Xilinx Artix7FPGA上でベンチマークした。MPA乗算の実装では,0-二整数1024ビット数(2048ビット数)の増殖は40D SPモジュールを用いた205ns(819ns)を要する。文献で発表された参照結果と比較して2倍の高速化を実現した。MPA乗算器の開発したディジタル回路は,16ビットと32kbの間の範囲で精度の整数である。このようなスケーラビリティは科学計算だけでなく,MPAに基づく暗号化を用いた組込みシステムで開発した方法を用いることを可能にした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *演算 ,  高速化 ,  計算機システム ,  アルゴリズム ,  乗算器 ,  *乗算 ,  *FPGA ,  VHDL ,  ディジタル回路 ,  高速度 ,  支援プログラム ,  暗号 ,  ハードウェア
準シソーラス用語： 科学計算 ,  *多倍長計算 , 【Automatic Indexing@JST】

分類 (2件)： 人工知能  (JE08000Z) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 多倍長演算 ,  乗算 ,  FPGA実装