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J-GLOBAL ID：201702256616628599   整理番号：17A0966089

3D DPE:高速神経形態学的計算のための3次元広帯域ドット積エンジン【Powered by NICT】

3D-DPE: A 3D high-bandwidth dot-product engine for high-performance neuromorphic computing

著者 (4件)： Lastras-Montano Miguel Angel (Department of Electrical and Computer Engineering, University of California, Santa Barbara, United States) ,  Chakrabarti Bhaswar (Department of Electrical and Computer Engineering, University of California, Santa Barbara, United States) ,  Strukov Dmitri B. (Department of Electrical and Computer Engineering, University of California, Santa Barbara, United States) ,  Cheng Kwang-Ting (Department of Electrical and Computer Engineering, University of California, Santa Barbara, United States)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DATE  ページ： 1257-1260  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 示し,3D DPE,汎用ドット・プロダクトエンジン,人工ニューラルネットワーク(ANN)を加速するための理想的であることを実験的に検証した。3D DPEをモノリシックに集積した3D CMOSメモリスタハイブリッド回路に基づいており,一段階で高次元さでドット積演算(ANN(人工ニューラルネットワーク)における再発性および計算的に高価な手術)を行い,アナログ電流ベースコンピューティングを用いた。3D DPEは二つのサブシステム,すなわちメモリコントローラとしてCMOSサブシステムとCMOSサブシステムのトップ上に作製した高密度メモリスタクロスバーアレイの多数の層で構成されるアナログメモリサブシステムから構成されている。それらの統合は,高密度エリア分布界面に基づいて,二つのサブシステムの間のはるかに高い連結性をもたらし,2Dシステムの伝統的界面またはシリコン貫通ビアを用いて積分した3次元系と比較した。その結果,3D DPEの一段階さでドット積演算はメモリ帯域幅によって制限されず,操作の入力次元を3Dメムリスティブアレイの容量と良くスケールされる。3D DPEの実現可能性を実証するために,CMOSメモリコントローラと酸化チタンメモリスタクロスバーのmonolitically統合2層を設計し,作製した。二シナリオにおける異なる入力条件下でアナログさでドット積演算を行った同じクロスバ層と(2)内のデバイス(1)異なった層からのデバイスであった。いずれの場合も,素子は高い同調精度で低電圧動作およびアナログスイッチング挙動を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 界面 ,  高次元 ,  電流 ,  *広帯域 ,  連結性 ,  演算 ,  *三次元 ,  制御装置 ,  ニューラルネットワーク ,  CMOS ,  記憶装置 ,  アナログ系
準シソーラス用語： CMOSメモリ ,  高密度 ,  サブシステム , 【Automatic Indexing@JST】

分類 (2件)： 人工知能  (JE08000Z) ,  ニューロコンピュータ  (JC06010Q)

タイトルに関連する用語 (8件)： 3D ,  DPE ,  神経形態学 ,  計算 ,  3次元 ,  広帯域 ,  ドット ,  積