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J-GLOBAL ID：201702257811471048   整理番号：17A1028717

ベストエフォートトランザクションメモリシステムのための遅延Irrevocability【Powered by NICT】

Lazy Irrevocability for Best-Effort Transactional Memory Systems

著者 (4件)： Quislant Ricardo (Department of Computer Architecture, University of Ma ́laga, Ma ́laga, Spain) ,  Gutierrez Eladio (Department of Computer Architecture, University of Ma ́laga, Ma ́laga, Spain) ,  Zapata Emilio L. (Department of Computer Architecture, University of Ma ́laga, Ma ́laga, Spain) ,  Plata Oscar (Department of Computer Architecture, University of Ma ́laga, Ma ́laga, Spain)
資料名： IEEE Transactions on Parallel and Distributed Systems  (IEEE Transactions on Parallel and Distributed Systems)
巻： 28  号： 7  ページ： 1919-1932  発行年： 2017年 
JST資料番号： T0882A  ISSN： 1045-9219  CODEN： ITDSEO  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： IBMとIntelはトランザクショナルメモリ(TM),その目的は,並行プログラミングを容易にすることである並列性を最大化しながら,プログラミングパラダイムを用いた市販システムを提供する。これらTMシステムは,ハードウェアに実装し,ハードウェア実装の限界を克服するために,ソフトウェアフォールバック経路を提供する。はベストエフォートハードウェアTM(BE HTM)システムとして知られている。ソフトウェアフォールバック経路は前進を確実にするためにユーザが提供されなければならない,それはTMパラダイムへのプログラミングの複雑さを加えた。はより効率的な方法でBEHTMの限界に対処するために,フォールバック経路をプログラムすることからユーザを解放するために新しいタイプの解約不可能性を横に追いやっ(非abortableとして取引を特徴づける交流モード)を提案した。ソフトウェアフォールバック経路の文脈で使用される遅延加入の概念に基づいており,フォールバックロックが取引の終了時の代わりに開始でチェックした。コヒーレンスプロトコルの変化を含まないハードウェア遅延解約不可能性を横に追いやっ機構を提案した。遅延加入fallbacksに関連した早期commitsの不安全な実行問題を解決し,ISA拡張によるユーザにより誘発された,汎用性のために用いることができる。取引の終了時に脱出したスピニングを用いた強化された遅延単一のグローバルロックとしてそのソフトウェアの対応物,著者らが提案していると比較した。も,ソフトウェアに実装できない機構,予測と遅延解約不可能性を横に追いやっトランザクションデータの多重キャッシュevictionsをもつ符号の性能を大幅に改善することを提案した。提案の評価は,STAMPベンチマークスイートと共にSimics/GEMSシミュレータで実施した,フォールバック経路アプローチに対して14~28%の高速化を得た。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： キャッシュメモリ ,  シミュレータ ,  交流 ,  *ソフトウェア ,  高速化 ,  安全性 ,  多重化 ,  ハードウェア ,  汎用性
準シソーラス用語： ハードウェア実装 ,  *トランザクションメモリ , 【Automatic Indexing@JST】

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (1件)： 遅延