抄録/ポイント:
抄録/ポイント
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分散算術(DA)を用いた最小平均二乗(LMS)適応フィルタのための新しい高性能VLSIアーキテクチャを提示した。ルックアップテーブル(LUT)とそれに続くshiftaccumulation(SA)ユニットで可能なフィルタ部分積を貯蔵に基づいている。通常,LUTのすべてのアドレス位置は各反復処理の中で再計算する必要がある。本論文では,逐次反復法でアドレスの回転なしに,LUTを更新するための新しい戦略を提案した。これは高速で複雑さの低い実装が得られた。提案した技術は,入力サンプルとフィルタ重みのオフセット二値符号化(OBC)の組合せを保存するためのランダムアクセスメモリ(RAM)に基づくLUTを採用している。達成された節減は大次数フィルタではルーティング複雑性のために重要である。特定用途向け集積回路(ASIC)とフィールドプログラマブルゲートアレイ(FPGA)合成は,提案した設計は,より少ない面積を占有し,より少ない電力を消費し,既存の方式と比較して,より高いスループットを提供することを示した。例えば,最良の既存の方式と比較して,提案した技術を用いた32-タップ適応フィルタはほぼ20%少ない面積を占め,2-タップサブフィルタのための12.63%クロックスピードアップを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】