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J-GLOBAL ID：201702258915575828   整理番号：17A1258205

低遅延実時間応用のためのキャッシュコヒーレント不均一アーキテクチャ【Powered by NICT】

A Cache-Coherent Heterogeneous Architecture for Low Latency Real Time Applications

著者 (4件)： Gemieux Michel ,  Savaria Yvon ,  David Jean-Pierre ,  Zhu Guchuan
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISORC  ページ： 176-184  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,異種高性能計算(HPC)クラスタの実行時間加速のための一般的なハードウェアアーキテクチャを提案した。実行時間加速器は多重時間スケールに対する低待ち時間でHPCシステムの実時間資源配分と管理を行う。標的応用の一つは,雲上のLTEと5Gのような無線通信システムにおける信号処理を行うことである。本研究のコア部分はクラスタ計算におけるプロセッサ利用を最大化する目的でバランスのとれた方法でサーバ翼への負荷を分散できるアルゴリズムを開発し,特性化することである。資源も決定論的タスク実行を可能にする計算ノードと予約キャッシュメモリ間のデータ転送のための帯域幅を保証するために管理されている。本論文では,いくつかのサーバーブレード間に分布する作業負荷は通常のソフトウェア実装を可能にするであろうものよりより細かい時間スケールで予定できるかを示す,タスクのセットの実行を完了するために必要なメイクスパンを最小化することである。提案したプラットフォームのためのリソースアロケータの実現についての事例研究を実施する。資源配分過程の760時間加速係数は,純粋なソフトウェア実装と比較して達成され,ナノ秒スケールでのデータ転送を可能にする。無線標準仮想化のためのCPU-FPGA(フィールドプログラマブルプラットフォームの実行可能性を確認したことの概念の証明である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： クラスタ ,  データ転送 ,  信号処理 ,  待ち時間 ,  帯域幅 ,  演算プロセッサ ,  キャッシュメモリ ,  資源割付 ,  *計算機アーキテクチャ ,  ソフトウェア ,  アルゴリズム
準シソーラス用語： 仮想化 ,  実行時間 ,  高性能コンピューティング ,  *実時間 , 【Automatic Indexing@JST】

分類 (2件)： 無線通信一般  (ND08010L) ,  移動通信  (ND08030H)

タイトルに関連する用語 (7件)： 低遅延 ,  実時間 ,  応用 ,  キャッシュ ,  コヒーレント ,  不均一 ,  アーキテクチャ