文献
J-GLOBAL ID:201702259941789155   整理番号:17A1262569

計算におけるメモリ並列加算器の実現について【Powered by NICT】

On the Implementation of Computation-in-Memory Parallel Adder
著者 (6件):
資料名:
巻: 25  号:ページ: 2206-2219  発行年: 2017年 
JST資料番号: W0516A  ISSN: 1063-8210  CODEN: ITCOB4  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
今日の計算機アーキテクチャは多くの課題を抱えており,そのCMOSダウンスケーリングの近端,メモリー/通信ボトルネック,電力壁,とプログラミングの複雑さである。結果として,これらの構造はビッグデータ問題や一般的なデータ集約型アプリケーションを解くのに効率が悪くなる。計算におけるメモリ(CIM)は,同じ物理的クロスバの中のプロセッサとメモリを実装するために同じ装置(すなわち,メモリスタ)を用いてこれらの課題の影響を解く/軽減しようとする新しいアーキテクチャである。深さにおけるその実現可能性を解析するために,この論文では,データ集約的な算術(すなわち,並列加算)の二メモリスタ実装を提案した。著者らの知識の及ぶ限りでは,これはクロスバーとそのCMOSコントローラの両方を含む全アーキテクチャのコストを考慮した最初の論文である。結果は一般的にCIMアーキテクチャと特にCIM並列加算器は高いスケーラビリティを持つことを示した。CIM並列加算器は,マルチコアベース並列加算器と比較してエネルギーと面積は一桁向上の少なくとも二桁を達成した。さらに,多種多様なメモリスタ設計法(Boole論理のような)のために,トレードオフは面積,遅延,およびエネルギー消費の間に作ることができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
シソーラス用語:
シソーラス用語/準シソーラス用語
文献のテーマを表すキーワードです。
部分表示の続きはJDreamⅢ(有料)でご覧いただけます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。

準シソーラス用語:
シソーラス用語/準シソーラス用語
文献のテーマを表すキーワードです。
部分表示の続きはJDreamⅢ(有料)でご覧いただけます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
, 【Automatic Indexing@JST】
分類 (1件):
分類
JSTが定めた文献の分類名称とコードです
半導体集積回路 
タイトルに関連する用語 (2件):
タイトルに関連する用語
J-GLOBALで独自に切り出した文献タイトルの用語をもとにしたキーワードです

前のページに戻る