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J-GLOBAL ID：201702260357281850   整理番号：17A1024242

ゲートレベルモノリシック3D ICにおける電源供給ネットワーク設計の全チップ影響研究【Powered by NICT】

Full Chip Impact Study of Power Delivery Network Designs in Gate-Level Monolithic 3-D ICs

著者 (5件)： Samal Sandeep Kumar (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA) ,  Samadi Kambiz (Qualcomm Research, San Diego, CA, USA) ,  Kamal Pratyush (Qualcomm Research, San Diego, CA, USA) ,  Du Yang (Qualcomm Research, San Diego, CA, USA) ,  Lim Sung Kyu (School of Electrical and Computer Engineering, Georgia Institute of Technology, Atlanta, GA, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 36  号： 6  ページ： 992-1003  発行年： 2017年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,異なる技術ノードのゲートレベルモノリシック3 D(M3D)ICのフルチップ配線長,配線可能性,電力,熱効果に及ぼす電力供給ネットワーク(PDN)の影響に関する包括的研究を提示した。著者らの研究は,PDNは三次元接続のための資源を著しく減少させるため二次元設計よりもM3D ICでより激しくルーティングふくそうを悪化させることを示した。相対的影響は相互接続の高い混雑に起因する先端技術ノードで悪化させる。信号配線長の増加は付加的な正味スイッチング電力消費,総パワーに大きく寄与するに相当する。これは3D ICにおける更なる熱問題を悪化させる。添加では,配線長,電力,及び熱間のPDNトレードオフは,より高い集積密度,信号と電力接続の間の激しい競争のためにシリコンによるベース三次元と二次元設計よりもM3D ICにおけるより顕著であることを観測した。M3D ICと対面3D ICにおけるフルチップ経路選定に及ぼすPDNの影響を比較した。最後に,異なるノードでM3D ICのための種々のPDN設計最適化手法を使用し,与えられたIR降下収支で13.9%までの信号配線長と17.6%の総電力削減を得た。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 相互接続 ,  *ネットワーク ,  *三次元 ,  スイッチング ,  配線 ,  最適化手法 ,  二次元 ,  *電力供給 ,  電力消費 ,  電力 ,  経路選定 ,  ケイ素 ,  熱影響
準シソーラス用語： 配線長 ,  *ネットワーク設計 , 【Automatic Indexing@JST】

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： 3D ,  IC ,  電源供給 ,  ネットワーク設計 ,  研究