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J-GLOBAL ID：201702260359743400   整理番号：17A1569420

ディジタル自己校正を用いた12ビット200KS/s SARA DC【Powered by NICT】

A 12-bit 200KS/s SAR ADC with digital self-calibration

著者 (4件)： Zhang Xiaojie (School of Information and Electronics, Beijing Institute of Technology, Beijing, China) ,  Wang Maodong (School of Information and Electronics, Beijing Institute of Technology, Beijing, China) ,  Guo Liyang (School of Information and Electronics, Beijing Institute of Technology, Beijing, China) ,  Wang Xinghua (School of Information and Electronics, Beijing Institute of Technology, Beijing, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IAEAC  ページ： 2531-2535  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 神経信号検出システムの適用を目指して,本論文では,SMIC社の0.18μmプロセスで製作した12ビット200KS/s高分解能逐次近似アナログ-ディジタル変換器(SAR ADC)を設計した。補正キャパシタアレイを用いたコンパレータの静的オフセットとキャパシタアレイの不整合を補正し,ENOBの1ビット改善を達成する最適化されたディジタル自己較正技術。シミュレーション結果は,入力信号が46Kの場合,ADCは71.55dBのSNDRと200KS/sサンプリング速度で91.82dBのSFDRを満たすが,ADCは僅か65.85dBのSNDRとキャリブレーション前の78.83dBのSFDRを達成できることを示した。11.59ビットのENOBを持つ,自己キャリブレーションSARA DCは,1.8V電源で336μWを消費する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： コンパレータ ,  最適化 ,  AD変換器 ,  オフセット ,  *ディジタル方式 ,  シミュレーション ,  高分解能 ,  不整合 ,  神経インパルス ,  逐次近似
準シソーラス用語： 自己キャリブレーション ,  SFDR ,  サンプリング速度 ,  SNDR ,  ENOB , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： ディジタル ,  ビット ,  SARA ,  DC