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J-GLOBAL ID：201702260408974228   整理番号：17A0829137

データ圧縮を用いたエネルギー効率の良いマルチレベルセルSTT-RAMキャッシュの構築【Powered by NICT】

Building energy-efficient multi-level cell STT-RAM caches with data compression

著者 (5件)： Liu Liu (Department of Electrical and Computer Engineering, University of California, Santa Barbara) ,  Chi Ping (Department of Electrical and Computer Engineering, University of California, Santa Barbara) ,  Li Shuangchen (Department of Electrical and Computer Engineering, University of California, Santa Barbara) ,  Cheng Yuanqing (Department of Electrical and Computer Engineering, University of California, Santa Barbara) ,  Xie Yuan (Department of Electrical and Computer Engineering, University of California, Santa Barbara)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ASP-DAC  ページ： 751-756  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スピン移動トルク磁気ランダムアクセスメモリ(STT RAM)技術は,キャッシュ設計におけるSRAM,特に大規模でエネルギー効率の良い最終レベルキャッシュを構築するための潜在的な代替として出現した。singlelevel細胞(SLC)と比較して,マルチレベルセル(MLC)STT-RAM二重キャッシュ容量とシステム性能を増加すると予想される。しかし,二段階読取/書込アクセス方式は,かなりのエネルギー消費と性能劣化を招く。本論文では,MLC STT-RAMキャッシュ設計を最適化するためにデータ圧縮を用いた二つの方法を提案した。第一の技法は,キャッシュラインを圧縮し,細胞のソフトビット領域に適合させるために,このキャッシュラインを読むまたは記述である迅速かつエネルギー効率のよい一段階のみを要する。他圧縮キャッシュライン,メモリ集中負荷のシステム性能を向上させることができるを貯蔵する左硬ビット領域を可能にすることにより,キャッシュ容量を増加させる第二の方法を導入した。実験結果は,従来のMLC STT-RAM最終レベルキャッシュ設計と比較して,オーバヘッド最小化法は平均同じシステム性能の動的エネルギー消費を38.2%低減し,我々の能力増強技術は19.2%動的エネルギー平均化とシステム性能を向上させる6.1%,評価したマルチプログラミングされたベンチマークを横切ることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 記憶装置 ,  エネルギー消費 ,  *データ圧縮 ,  SRAM ,  *エネルギー効率 ,  多重プログラミング ,  最適化 ,  *キャッシュメモリ ,  ベンチマーク
準シソーラス用語： 性能劣化 ,  システム性能 ,  スピントルク , 【Automatic Indexing@JST】

分類 (3件)： 記憶方式  (JC02040V) ,  制御方式  (JC02030K) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (7件)： データ圧縮 ,  エネルギー効率 ,  マルチレベル ,  セル ,  RAM ,  キャッシュ ,  構築