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J-GLOBAL ID：201702260600376671   整理番号：17A1275836

高分解能SAR(逐次近似レジスタ)ADCのための高速化技術支援DAC【Powered by NICT】

A DAC assisted speed enhancement technique for high resolution SAR ADC

著者 (2件)： Kilic Mustafa (Microelectronic Systems Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, EPFL, CH - 1015 Lausanne, Switzerland) ,  Leblebici Yusuf (Microelectronic Systems Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, EPFL, CH - 1015 Lausanne, Switzerland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PRIME  ページ： 253-256  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,非同期高分解能SAR(逐次近似レジスタ)ADCの変換速度を向上するために技術を示した。従来のSAR(逐次近似レジスタ)ADCでは,容量性DACサイズは変換器分解能とともに指数関数的に増大している。MSBキャパシタの整定時間がこのようにして長期,全変換速度を制限している。この方法はMSB値を迅速に決定する主なチャンネルと平行して小さく,高速3ビットA DCを操作するために提案し,主DACの容量はまだ解決されていない。誤り訂正回路は二つのDACs間の不整合による決定誤差を自動的に検出し,補正する。10ビットA DCの設計例は,この技術を説明するために28nm FDSOI CMOS技術で実現した。MSのサンプリング速度は,容量性DACサイズを低減するための何ら努力すること無しに達成された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： チャネル ,  *高速化 ,  指数関数 ,  *高分解能 ,  *高速度 ,  コンデンサ ,  *逐次近似 ,  誤り訂正 ,  変換器 ,  *レジスタ ,  不整合 ,  *分解能
準シソーラス用語： サンプリング速度 ,  FDSOI ,  整定時間 , 【Automatic Indexing@JST】

分類 (1件)： システム設計・解析  (IA02030D)

タイトルに関連する用語 (8件)： 高分解能 ,  SAR ,  逐次近似 ,  レジスタ ,  ADC ,  高速化 ,  技術支援 ,  DAC