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J-GLOBAL ID：201702260772103006   整理番号：17A1568738

確率的タイミング解析を用いたワームホールNoCにおけるブースティング性能保証【Powered by NICT】

Boosting Guaranteed Performance in Wormhole NoCs with Probabilistic Timing Analysis

著者 (4件)： Slijepcevic Mladen ,  Hernandez Carles ,  Abella Jaume ,  Cazorla Francisco J.
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DSD  ページ： 440-444  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ワームホールベースNoC(wNoCs)はチップのコア数の増加を相互接続するための最も適切な解決策として高速領域で広く受け入れられている。しかし,臨界実時間応用の文脈におけるwNoCs適合性はまだ示されていない。本論文では,確率的タイミング解析(PTA)の文脈では,タイトな時間構成可能な競合限界を提供するPTA適合wNoC設計を提案した。提案wNoC設計は実行時間(例えばwNoC競合)に影響するハードウェア事象について確率論的観点から理由PTA能力に基づいて,無視できる低い確率で生じる事象の配列を無視している。は改善された保証された性能を実現するためのwNoC設計を可能にした。UR結果は決定論的wNoCsと比較時に,確率的wNoCsのトップ上で動作するアプリケーションのWCET推定値はそれぞれ4×4と6×6wNoCセットアップのための平均40%と75%減少することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速度 ,  応用プログラム ,  臨界 ,  *タイミング解析 ,  ハードウェア ,  推定量 ,  *ワームホール ,  確率論 ,  相互接続 ,  適応性
準シソーラス用語： 実行時間 ,  実時間 ,  性能保証 ,  ブースティング ,  *ネットワークオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 確率 ,  タイミング解析 ,  ワームホール ,  NoC ,  ブースティング ,  性能保証