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J-GLOBAL ID：201702261953297795   整理番号：17A0966053

ハードウェア加速動的二進トランスレーション【Powered by NICT】

Hardware-accelerated dynamic binary translation

著者 (3件)： Rokicki Simon (Universite ́ de Rennes 1/IRISA) ,  Rohou Erven (INRIA/IRISA) ,  Derrien Steven (Universite ́ de Rennes 1/IRISA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DATE  ページ： 1062-1067  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 動的バイナリ変換(DBT)は互いに連星を用いたアーキテクチャモデルを利用するハードウェア/ソフトウェア協調設計においてしばしば用いられる。DBTエンジンと実行アーキテクチャの共同開発は,これらの機構に特別支援建築をもたらした。本研究では,DBTプロセスの第一段階は,ハードウェアで加速され完全には,ハードウェア加速動的バイナリ変換を提案した。結果は,筆者らのハードウェアアクセラレータを用いた8xの高速化とエネルギー18x低いコスト,等価ソフトウェアアプローチと比較して導くことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速化 ,  *ハードウェア ,  計算機アーキテクチャ
準シソーラス用語： ハードウェアアクセラレータ ,  共同開発 ,  ハードウェア/ソフトウェア協調設計 ,  バイナリー , 【Automatic Indexing@JST】

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (2件)： ハードウェア ,  加速