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J-GLOBAL ID：201702262045580277   整理番号：17A1253662

P5:FPGAに基づくスイッチのためのパケットレベル並列処理を用いたプログラム可能なパーサ【Powered by NICT】

P5: Programmable Parsers with Packet-level Parallel Processing for FPGA-based Switches

著者 (3件)： Li Junnan ,  Sun Zhigang ,  Han Biao
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ANCS  ページ： 107-108  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： P5,FPGAベースのスイッチのためのパケットレベル並列処理を用いたプログラマブルパケット解析器を提示した。P5は,両方の限界を克服した。最初に,P5は実行時に構文解析アルゴリズムを動的に更新するのプログラム可能性を持っている。第二に,P5は,FPGAの低クロック周波数を補償するために構文解析パイプラインのボトルネックにおけるパケットレベル並列性を利用し,1ブロック再循環戦略による資源消費を低減する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 構文分析 ,  *FPGA ,  再循環 ,  *スイッチ ,  *並列処理
準シソーラス用語： クロック周波数 ,  解析アルゴリズム ,  構文 ,  *パーザ , 【Automatic Indexing@JST】

分類 (2件)： 汎用演算制御装置  (JC04020N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： FPGA ,  パケット ,  並列処理 ,  パーサ