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J-GLOBAL ID：201702262491627445   整理番号：17A1647256

低電力,高速二重尾部コンパレータの設計【Powered by NICT】

Design of a low power, high speed double tail comparator

著者 (5件)： Aakash S. (Department of Electronics and Communication Engineering, Amrita School of Engineering, Coimbatore Amrita VishwaVidyapeetham Amrita University, India) ,  Anisha A. (Department of Electronics and Communication Engineering, Amrita School of Engineering, Coimbatore Amrita VishwaVidyapeetham Amrita University, India) ,  Das G. Jaswanth (Department of Electronics and Communication Engineering, Amrita School of Engineering, Coimbatore Amrita VishwaVidyapeetham Amrita University, India) ,  Abhiram T. (Department of Electronics and Communication Engineering, Amrita School of Engineering, Coimbatore Amrita VishwaVidyapeetham Amrita University, India) ,  Anita J. P. (Department of Electronics and Communication Engineering, Amrita School of Engineering, Coimbatore Amrita VishwaVidyapeetham Amrita University, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCPCT  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速移動ディジタル世界では,ディジタル化における革新を常にが必須となる。アナログ-ディジタル変換器は,電子回路の世界で二番目に最も広く使用されている装置である。A DC動的コンパレータから構成されている。ディジタル変化に起因する直面する課題を克服するために,高速機能と低消費電力のための従来のコンパレータ設計の改良版を提案した。これらの動的コンパレータの設計を念頭に場合面積は他の主要な因子である。0.8Vの180nm CMOS技術と一定供給電圧を使用した。従来の二重尾部コンパレータは機能性を損なうことなくトランジスタを添加することにより設計した。これはコンパレータ設計のより速く,より効率的な改質を提供した。動的再生二重コンパレータのための新しい設計は,クロックゲーティング技術を用いた提案されている。これはさらに電力消費を低減し,回路の遅延時間を減少させることにより高い速度を提供する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： CMOS ,  電力消費 ,  電子回路 ,  *コンパレータ ,  ディジタル方式 ,  *高速度 ,  トランジスタ ,  AD変換器
準シソーラス用語： 遅延時間 ,  クロックゲーティング ,  機能性 ,  供給電圧 ,  ディジタル化 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： 低電力 ,  尾部 ,  コンパレータ ,  設計