文献

J-GLOBAL ID：201702262536708585   整理番号：17A1569975

自律システム信頼性のある標的とするFPGA上での効率的な実時間ハードウェア再利用のための配置管理回路【Powered by NICT】

A placement management circuit for efficient realtime hardware reuse on FPGAs targeting reliable autonomous systems

著者 (3件)： Enemali Godwin (Institute for Integrated Micro and Nano Systems, School of Engineering, The University of Edinburgh, Edinburgh, UK) ,  Adetomi Adewale (Institute for Integrated Micro and Nano Systems, School of Engineering, The University of Edinburgh, Edinburgh, UK) ,  Arslan Tughrul (Institute for Integrated Micro and Nano Systems, School of Engineering, The University of Edinburgh, Edinburgh, UK)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGAのような再構成可能なハードウェアは,埋め込まれた自律系の開発のための有望なプラットフォームを提供する。これは高い性能と柔軟性のユニークな組み合わせによるものである。しかし,最新のFPGAは大きな再構成時間,実時間システムにおけるデッドライン見逃しの原因になることが多いを持っている。も実行時間配置中のかなりのフラグメンテーションを持つ傾向があり,悪いチップ面積利用をもたらした。本論文では,回路の再利用と低コスト最適化を提供することにより,これらの限界を解決する新しいハードウェア配置管理回路を提案した。その実装はわずか1852FPGAスライスを占めている。著者らの結果は,配置時間の70%以上が最先端技術と比較して回避されたことを示した。添加では,再利用効率が56%までの改善が観察された。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *FPGA ,  *ハードウェア ,  自律系 ,  *システム信頼度 ,  時間制限 ,  *再利用 ,  柔軟性 ,  再構成
準シソーラス用語： コスト最適化 ,  チップ面積 ,  実行時間 ,  実時間システム ,  再構成可能性 ,  *実時間 ,  *自律性 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (7件)： 自律 ,  システム信頼性 ,  標的 ,  FPGA ,  実時間 ,  ハードウェア ,  再利用