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J-GLOBAL ID:201702262743621419   整理番号:17A1267858

ディジタル回路のための高レベル試験導出法の故障検出率について【Powered by NICT】

On the fault coverage of high-level test derivation methods for digital circuits
著者 (3件):
資料名:
巻: 2017  号: EDM  ページ: 184-189  発行年: 2017年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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試験ディジタル回路電子デバイスの正確で信頼性の高い機能を保証するために重要である。高品質テストスイートの導出このようなデバイスの正確さをチェックするために重要な課題である。テストスイートの品質を推定するために,一般的なアプローチは,要求される回路仕様における故障をシミュレートし,テストスイートの故障検出率を評価することである。本論文では,高い抽象レベル,すなわち有限状態機械(FSM)を用いてで得られたテストスイートを利用し,三種類の故障の故障検出率を評価するために提案した。は単一縮退故障,「橋」断層,ほとんど検出可能な欠陥,単一回路ゲートの挙動をわずかに修正する。この理由のために開発したツールのセットと,実験結果は,ITC’99ベンチマーク(第二放出)のセットが得られた。提案されたアプローチのための故障検出率はほとんどの場合で90%以上である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (1件):
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固体デバイス計測・試験・信頼性 
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