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J-GLOBAL ID：201702263226398569   整理番号：17A0238436

65nm CMOSにおける三重モジュラ冗長位相検出器を用いたシングルイベントアップセットロバスト,2.2GHzから3.2GHz,345fsジッタPLL【Powered by NICT】

A single-event upset robust, 2.2 GHz to 3.2 GHz, 345 fs jitter PLL with triple-modular redundant phase detector in 65 nm CMOS

著者 (5件)： Prinzie Jeffrey (KU Leuven University, Dept. of Electrical Engineering, ESAT-MICAS ESAT-ADVISE, Leuven, Belgium) ,  Steyaert Michiel (KU Leuven University, Dept. of Electrical Engineering, ESAT-MICAS ESAT-ADVISE, Leuven, Belgium) ,  Leroux Paul (KU Leuven University, Dept. of Electrical Engineering, ESAT-MICAS ESAT-ADVISE, Leuven, Belgium) ,  Christiansen Jorgen (CERN, European Organisation for Particle Physics, Geneva, Switzerland) ,  Moreira Paulo (CERN, European Organisation for Particle Physics, Geneva, Switzerland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： A-SSCC  ページ： 285-288  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 原子力と宇宙応用のような過酷な環境におけるクロック発生のための単一イベントアップセット(SEU)ロバスト低位相雑音PLLを提案した。PLLを65nm CMOS技術で実現した。2.2GHzから3.2GHzまでの同調範囲を持つ含まれている低雑音LCタンク発振器。PLLは電離放射線環境におけるシングルイベント効果を抑制するために3重モジュラー冗長(TMR)を用いた新しい位相検出器と除算器を含んでいる。0.7MHzから2MHzまでの高度に再構成可能な帯域幅は最適参照位相雑音フィルタリングを提供する。PLLは 25から125°Cの温度範囲で動作するように設計と測定し,11.7mWの消費電力でジッタ345fs rmsのを特徴とし,10%の電源変動に耐性である。三重回路性能を検証するために実施したシングルイベントアップセットレーザ試験。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： クロック ,  SEU【シングルイベント】 ,  帯域幅 ,  *ジッタ ,  消費電力 ,  *ロバスト性 ,  位相雑音 ,  回路特性 ,  除算器 ,  フィルタリング ,  *CMOS
準シソーラス用語： SEE【事象】 ,  低雑音 ,  同調範囲 ,  *位相検出器 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： CMOS ,  三重 ,  冗長 ,  位相検出器 ,  ジッタ ,  PLL