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J-GLOBAL ID：201702263502272742   整理番号：17A1643233

on chip電力配電回路網の周波数領域解析【Powered by NICT】

Frequency domain analysis of on-chip power distribution network

著者 (4件)： Batra S. (Circuit Design Research Lab (CDRL), IIIT Delhi, New Delhi) ,  Singh P. (Circuit Design Research Lab (CDRL), IIIT Delhi, New Delhi) ,  Kaushik S. (Circuit Design Research Lab (CDRL), IIIT Delhi, New Delhi) ,  Hashmi M. S. (Circuit Design Research Lab (CDRL), IIIT Delhi, New Delhi)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： VDAT  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電力供給における変化によって誘起される雑音はシステムオンチップ(SoC)性能に悪影響を,これらの効果は配電網(PDN)のモデリングと解析により理解することができた。PDN性能に及ぼす供給誘起雑音の影響を解析するためのBGRおよびLDOの導入によりPDNのモデリングを提示した。種々のアナログおよびディジタルサブシステムのスイッチングに起因する同時スイッチング雑音(SSN)の影響をパワースペクトル密度曲線により評価した。最後に,主な基準として出力の同時スイッチング雑音の最小効果を考慮することによってチップ上のサブシステムを接続するための提案した適切なPDNトポロジー。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： モデリング ,  *電力 ,  *配電 ,  アナログ系 ,  位相幾何学 ,  電力供給 ,  雑音 ,  パワースペクトル密度
準シソーラス用語： サブシステム ,  同時スイッチング雑音 ,  配電網 ,  システムオンチップ ,  *周波数領域解析 ,  *回路網 , 【Automatic Indexing@JST】

分類 (2件)： 雑音一般  (ND04010J) ,  プリント回路  (NA05040O)

タイトルに関連する用語 (4件)： CHIP ,  配電 ,  回路網 ,  周波数領域解析