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J-GLOBAL ID：201702264038511666   整理番号：17A1359776

高速位相誤差補正法を用いた 242dBのFOMと- 71-dBc参照スパーリングVCOベース超低ジッタスイッチループフィルタPLL【Powered by NICT】

A -242-dB FOM and -71-dBc reference spur ring-VCO-based ultra-low-jitter switched-loop-filter PLL using a fast phase-error correction technique

著者 (4件)： Seong Taeho (Ulsan National Institute of Science and Technology (UNIST), Ulsan, Korea) ,  Lee Yongsun (Ulsan National Institute of Science and Technology (UNIST), Ulsan, Korea) ,  Yoo Seyeon (Ulsan National Institute of Science and Technology (UNIST), Ulsan, Korea) ,  Choi Jaehyouk (Ulsan National Institute of Science and Technology (UNIST), Ulsan, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： VLSI Circuits  ページ： C186-C187  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究では,超低ジッタ,注入同期クロック乗算器(ILCM)の相再配列機構をエミュレートする高速位相誤差補正(FPEC)技法を用いた低リファレンススパースイッチループフィルタ(SLF)PLLを提案した。高増倍率(すなわち,64)にもかかわらず,提案したSLF PLLは,同時に超低ジッタと低リファレンススパーを達成した。65nm CMOSプロセスを用いて作製したプロトタイプから,RMSジッタ,FOM,基準スパーは378fs,242dB, 71dBcであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 乗算器 ,  CMOS ,  *高速度 ,  プロトタイプ ,  注入同期 ,  エミュレーション ,  *ジッタ ,  クロック
準シソーラス用語： *低ジッタ ,  *補正法 ,  *位相誤差 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 位相誤差 ,  補正法 ,  FOM ,  参照 ,  VCO ,  PLL