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J-GLOBAL ID：201702264451780610   整理番号：17A1570559

自動化二次元スケーラブルな折畳みを用いた埋め込みFFTハードウエアアルゴリズムの開発【Powered by NICT】

Embedded FFT hardware algorithm development using automated bi-dimensional scalable folding

著者 (3件)： Minotta Felipe (Electrical and Computer Engineering Department, University of Puerto Rico at Mayaguez) ,  Jimenez Manuel (Electrical and Computer Engineering Department, University of Puerto Rico at Mayaguez) ,  Rodriguez Domingo (Electrical and Computer Engineering Department, University of Puerto Rico at Mayaguez)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 483-486  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,Kronecker Pease FFTハードウェア実装における電力の2変換サイズアルゴリズムと,折畳み因子のための順列によるアドレスパターンを生成するための系統的で拡張性のある手法に基づく独自のユニークな埋め込まれたFFTハードウェアアルゴリズムの開発プロセスを紹介した。これはKronecker FFTコアの自動コード生成を行う手続きにより結合した。回転アドレスパターン生成とデータスイッチ多重技術に関する重要な結果を提示した。本論文では,Xilinx Virtex7FPGAで行ったベンチマーク実装努力のためのクロック待ち時間,精度,ハードウェア資源の観点からアーキテクチャ設計性能の分析と比較を提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *折畳み ,  クロック ,  順列 ,  待ち時間 ,  *自動化 ,  ハードウェア ,  *二次元 ,  ベンチマーク
準シソーラス用語： アーキテクチャ設計 ,  パターン生成 ,  アドレス ,  自動コード生成 ,  開発プロセス ,  ハードウェア実装 ,  *ハードウェアアルゴリズム , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (6件)： 自動化 ,  折畳み ,  埋め込み ,  FFT ,  ハードウエアアルゴリズム ,  開発