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J-GLOBAL ID：201702264687126097   整理番号：17A1324340

デュアルコアSoCチップ走査チェーン試験設計と実現【JST・京大機械翻訳】

Design and Implementation of Scan Based Test for Dual-core SoC

著者 (3件)： Liu Guangdong (北京計算机技術及応用研究所,北京,100854) ,  Shi Guoshuai (北京計算机技術及応用研究所,北京,100854) ,  Xu Haoran (北京計算机技術及応用研究所,北京,100854)
資料名： Jisuanji Celiang yu Kongzhi  (Jisuanji Celiang yu Kongzhi)
巻： 25  号： 4  ページ： 15-17,33  発行年： 2017年 
JST資料番号： C3592A  ISSN： 1671-4598  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： チップ製造プロセスにおける短絡と遮断などの製造欠陥の問題に対して、スキャンチェーンテストに基づくデュアルコアSoCチップの可測定性設計回路を実現した。デュアルコアSoCにおけるDSPハードコアとCPUソフトコアの特性に従って,異なる走査チェーン設計方式を採用した。DSPハードコアにおける既存のスキャンチェーン構造を用いて、DSPテストポートをチップトップポートに再利用し、CPUソフトコアとその他のハードウェアロジックに新たなスキャンチェーン回路を挿入した。走査型チェーン試験は,固定故障試験と遅延依存故障試験をサポートした。遅延故障試験に対して、チップ上クロック制御回路を設計し、PLL出力高速クロックパルスを用いて実速度テストを行った。自動テストベクトル生成ツールを用いてテストベクトルを生成し、結果により、チップ固定型故障のテストカバー率は97.6%に達し、遅延故障テストのカバー率は84.9%に達し、チップテストカバー率の要求を満たすことができる。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： *実験計画法 ,  自動試験 ,  故障 ,  制御回路 ,  ベクトル ,  *走査 ,  高速度 ,  生産工程 ,  *チェーン ,  再利用 ,  クロック
準シソーラス用語： クロックパルス ,  遅延故障 ,  *システムオンチップ , 【Automatic Indexing@JST】

著者キーワード (4件)： design for testability ,  scan based test ,  dual-core ,  on chip clock

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (6件)： デュアル ,  コア ,  SOC ,  走査 ,  チェーン ,  試験設計