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J-GLOBAL ID：201702265085813983   整理番号：17A1570510

等式比較器のマトリックスを用いた計数FPGAを用いた高頻度アイテム【Powered by NICT】

FPGA-based frequent items counting using matrix of equality comparators

著者 (7件)： Hoang Trong-Thuc (The University of Science, 227 Nguyen Van Cu Street, Ho Chi Minh City, Vietnam) ,  Nguyen Xuan-Thuan (The University of Science, 227 Nguyen Van Cu Street, Ho Chi Minh City, Vietnam) ,  Nguyen Hong-Thu (The University of Electro-Communications, 1-5-1 Chofugaoka, Chofu, Tokyo, Japan) ,  Truong Nhu-Quynh (The University of Science, 227 Nguyen Van Cu Street, Ho Chi Minh City, Vietnam) ,  Le Duc-Hung (The University of Science, 227 Nguyen Van Cu Street, Ho Chi Minh City, Vietnam) ,  Inoue Katsumi (Advanced Original Technologies Co., Ltd (AOT), Tokyo, Japan) ,  Pham Cong-Kha (The University of Electro-Communications, 1-5-1 Chofugaoka, Chofu, Tokyo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 285-288  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,頻出アイテム計数のFPGAによる実装を提案した。アーキテクチャは単一動作クロック内で瞬時にそれらを計数するためにそれ自身と入力項目を比較するための等式比較器行列を展開する。提案したアーキテクチャは,8ビット項目の場合に適用した。それは全項目の256種類を意味している。システムをAltera Arria V SoC開発キット上に構築された,検証した。実験結果は,実装は,40.85MHzの最大クロック周波数に行うことができることを示し,51,094ALUTsおよび8,417レジスタ,FPGA資源の約29%を必要とする。平均スループット性能は,第二当たり百万項目,同じ設定でソフトウェアベース応用のそれよりも約50倍速いを達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  *コンパレータ ,  クロック ,  レジスタ ,  *FPGA ,  スループット
準シソーラス用語： クロック周波数 ,  開発キット ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (5件)： 比較器 ,  マトリックス ,  計数 ,  FPGA ,  頻度