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J-GLOBAL ID：201702265934095517   整理番号：17A1276473

部分動的再構成可能なFPGA上での特定用途向けnocのための再構成可能なトポロジー合成【Powered by NICT】

Reconfigurable topology synthesis for application-specific noc on partially dynamically reconfigurable FPGAs

著者 (4件)： Huang Jinglei (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei, China) ,  Xu Xiaodong (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei, China) ,  Yao Lan (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei, China) ,  Chen Song (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SLIP  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,著者らは,部分的に動的に再構成可能なFPGA,トポロジーは実行時間と共にアプリケーションの実行時動的再構成を実現する上での特定用途NoC(ASNoC)のための三段階再構成可能なトポロジー合成手法を提案した。,タスクモジュールのスケジューリングとフロアプランが与えられた時,積分線形計画法(ILP)に基づく方法は,アプリケーションの通信要求を分割T時間間隔に提案した。第二に,我々はグローバル通信のためのフロアプランにおけるスイッチの適切な位置を調べた。最後に,隣接時間間隔の再構成コストを考慮して,ルーティング経路割当問題は,与えられた応用のための微細粒度動的再構成可能ASNoCトポロジーを生成する反復法における時間間隔について解いた。実験結果は,通信要求のランダム分配と比較して,提案されたILPベース法は12.1%の電力消費の改善が実現できることを示した。また,静的ASNoCsと比較した場合,再構成可能ASNoCは36.3%の電力消費の改善を達成することができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *位相幾何学 ,  *再構成 ,  スケジューリング ,  逐次近似 ,  通信 ,  経路選定 ,  フロアプラン ,  *FPGA ,  電力消費 ,  応用プログラム
準シソーラス用語： 時間間隔 ,  ネットワークオンチップ ,  実行時間 ,  *再構成可能性 ,  *動的再構成 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (5件)： 動的再構成 ,  FPGA ,  NoC ,  再構成 ,  トポロジー