文献

J-GLOBAL ID：201702266330842940   整理番号：17A1273593

FPGAのための再構成可能な硬化ラッチとフリップフロップ【Powered by NICT】

Reconfigurable Hardened Latch and Flip-Flop for FPGAs

著者 (4件)： Ahangari Hamzeh ,  Alouani Ihsen ,  Ozturk Ozcan ,  Niar Smail
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISVLSI  ページ： 433-438  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,共同ラッチ(JLatch)と関節フリップフロップ(JFF),FPGAのような再構成可能デバイスにおける信頼性の再構成可能性をもたらすユーザラッチとフリップフロップ(FF)に二種の新しい再構成可能な構造を提案した。より詳しくいえば,ここでは,利用可能な資源の信頼性と量の間のトレードオフを利用する二つの再構成可能記憶素子を実装した。故障傾向がある条件では,JLatch(またはJFF)は四種類の選ばれた正常静的ラッチ(またはFF)は,回路レベルで一緒に組み合わせた1硬化貯蔵細胞を形成するように構成されている。溶液はソフトエラーのような過渡故障に焦点を当て,臨界電荷は少なくとも三桁(1000x)増加した実質的にすべてのシングルイベントアップセット(SEU)に対する免疫をもたらすことであることを示した。FPGA論理ブロック内の四のラッチは十分にならば,それも多重ビットアップセット(MBU)に対処できる。さらに,特別なトランジスタサイジングが適用される(いくつかのラッチ構造に必要なのみ)が,JLatchとJFFはすぐに任意の単一故障を補正するための新しい自己修正法を利用した。筆者らの解はラッチ(FF)当たり(二)余分なトランジスタ(s)と無視できる性能と面積オーバヘッドで信頼性の再構成可能性を提供する。この技術の遅延が出力で多数決を用いた従来のTMR(三重モジュラ冗長)法の遅延よりも少なかった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： SEU【シングルイベント】 ,  信頼性 ,  *FPGA ,  記憶素子 ,  臨界 ,  トランジスタ ,  故障 ,  電荷 ,  *双安定回路 ,  多数決論理 ,  ソフトエラー
準シソーラス用語： 多重ビットアップセット ,  過渡故障 ,  *再構成可能性 , 【Automatic Indexing@JST】

分類 (4件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T) ,  その他のディジタル計算機方式  (JC02050G) ,  半導体の放射線による構造と物性の変化  (BK16123E)

タイトルに関連する用語 (4件)： FPGA ,  再構成 ,  硬化 ,  フリップフロップ