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J-GLOBAL ID：201702266791033461   整理番号：17A0239345

SRAMのためのエージングと性能センサ【Powered by NICT】

Aging and performance sensor for SRAM

著者 (7件)： Santos H. (University of Algarve / INESC-ID, Faro, Portugal) ,  Semiao J. (University of Algarve / INESC-ID, Faro, Portugal) ,  Cabral R. (Silicongate, Lisbon, Portugal) ,  Romao A. (Silicongate, Lisbon, Portugal) ,  Santos M. B. (IST, University of Lisboa / INESC-ID, Lisbon, Portugal) ,  Teixeira I. C. (IST, University of Lisboa / INESC-ID, Lisbon, Portugal) ,  Teixeira J. P. (IST, University of Lisboa / INESC-ID, Lisbon, Portugal)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： DCIS  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOSメモリは,集積回路フットプリントのかなりの割合を占めている。小規模への新しい製造技術の発展に伴い,性能と信頼性の課題が存在し,すなわちプロセス変動(P),電源電圧(V)と温度(T)及び加齢(A)または,一般的展望,PVTA変動などのパラメータ変動に起因する。本論文の目的は,老化と性能センサを提示した,CMOSメモリセル,すなわち例えばPVTA変動によるSRAMセル,センシングとシグナル伝達性能劣化をすることである。検出戦略はメモリセルによる読み出し及び書込み演算ビット線上の活性モニタリングに構成されている。PVTA劣化の存在下では,読取および書込操作を遅い遷移,性能劣化を示し,誤差発生の可能性を増加した。遷移は,予想したタイムフレーム中に発生していないとすると,誤差信号が遅い遷移に起因する出力に印つけである。センサの正しい動作は65nmと22nm技術のためのSPICEシミュレーションを用いて示し,SRAMメモリブロックの性能と経年劣化を監視することにその有効性を示すために可能にした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *センサ ,  記憶素子 ,  演算 ,  生産技術 ,  老朽化 ,  集積回路 ,  *SRAM ,  パラメータ変動 ,  電源電圧 ,  プロセス変動 ,  フットプリント ,  CMOSメモリ
準シソーラス用語： 誤差信号 ,  ビット線 ,  性能劣化 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： SRAM ,  エージング